FPGA基础 -- Verilog行为级建模之时序控制

Verilog 行为级建模（Behavioral Modeling）中"时序控制"机制的系统化由浅入深培训内容，适用于初学者到进阶 FPGA 设计工程师的学习路径。

---

🎯 一、行为级建模的定位

行为级建模（Behavioral Modeling）是 Verilog 中最高抽象层次的建模风格，强调 "做什么"而不是"怎么做"，常用于：

• 快速原型
• 高效仿真
• 逻辑功能建模
• 高层模块验证（非综合路径）

在综合设计中，只要遵循综合友好写法，行为级建模同样可用于综合，例如用于状态机、流水线控制逻辑等。

---

⏱️ 二、时序控制的三种主流语法机制

行为级建模中的时序控制定义了语句何时执行，是理解 RTL 精髓的关键。

1. 阻塞式赋值 = 与 非阻塞赋值 <=

类型	用途	执行顺序	应用场景
=	阻塞赋值	顺序执行	组合逻辑建模
<=	非阻塞赋值	并发调度	寄存器建模（时序）

✅ 最佳实践：

• 时序逻辑中使用 <=
• 组合逻辑中使用 =

2. 时间控制语句

⏳ (1) #delay（模拟延迟，仿真专用）

#5 a = b;  // 表示延迟5个时间单位后执行

说明：不能综合，只用于仿真分析电路行为。

⏰ (2) 事件控制（@）

@(posedge clk) a <= b;    // 上升沿触发
@(negedge rstn) ...       // 下降沿触发
@(*)                      // 任意输入变化触发（组合逻辑）

✅ 用于建模同步触发逻辑、异步复位、组合逻辑敏感列表等。

⏸ (3) 等待语句 wait(expr)

wait(en == 1) data <= value;

延迟直到 en == 1 为真再执行下一语句（仿真有效，综合一般不支持）

---

🔁 三、综合友好的时序控制结构范式

1. 寄存器建模结构（同步时序逻辑）

always @(posedge clk or negedge rstn) begin
    if (!rstn)
        q <= 0;
    else
        q <= d;
end

2. 状态机建模结构

// 状态寄存器
always @(posedge clk or negedge rstn)
    if (!rstn)
        state <= IDLE;
    else
        state <= next_state;

// 状态转移逻辑
always @(*) begin
    case (state)
        IDLE:    next_state = start ? WORK : IDLE;
        WORK:    next_state = done  ? IDLE : WORK;
        ...
    endcase
end

行为建模在状态转移中非常常见，next_state 是组合逻辑，state 是同步更新。

---

🎓 四、从行为到结构的优化思维

设计时，我们可以先用行为建模快速验证逻辑功能，然后再结构化、管线化、时序优化：

行为建模	RTL建模优化
使用 @ 表达边沿敏感	拆分为多个 always 块
描述控制流，如 if/wait/case	分离数据路径与控制路径
写测试驱动器	后续替换为时序精确 RTL 驱动器

---

📐 五、典型设计例子：握手时序控制（行为描述）

always @(posedge clk or negedge rstn) begin
    if (!rstn)
        valid <= 0;
    else if (ready && data_valid)
        valid <= 1;
    else if (done)
        valid <= 0;
end

这是一个典型的行为级"握手有效窗口"控制逻辑，之后可以重构为：

• FSM 控制 valid 输出周期
• 插入 pipeline 优化 setup/hold
• 添加 timing constraint 保证时序收敛

---

🛠️ 六、行为建模时序控制的调试建议

问题	可能原因	调试建议
仿真波形延迟/不一致	阻塞/非阻塞混用导致模拟差异	=,<=使用要区分清楚
wait() 无效或卡死	条件长期不成立	用 $display 打印条件变量状态
@(*) 造成毛刺	没列出所有敏感变量	显式列出组合逻辑敏感变量