1.组合逻辑
在FPGA中，组合逻辑是哪些没有触发器作为存储单元的电路
LUT查找表就是组合逻辑电路，无时钟信号参与。
加法器，逻辑门，多路选择器，译码器
2.时序逻辑电路
输出依赖于当前输入，还依赖于过去
触发器，寄存器，计数器，状态机
相关推荐
LCMICRO-133108477469 小时前
长芯微LPS123完全P2P替代ADP123，高性能、低压差的线性稳压器fei_sun11 小时前
面经、笔试（持续更新中）xixixi7777711 小时前
通信领域的“中国速度”：从5G-A到6G，从地面到星空Nobody3313 小时前
Verilog always语句详解：从组合逻辑到时序逻辑李嘉图Ricado15 小时前
FPGA 时序约束与分析白又白、18 小时前
时序优化和上板调试小结Z22ZHaoGGGG20 小时前
verilog实现采样电流有效值的计算fei_sun20 小时前
牛客Verilog刷题篇my_daling1 天前
DSMC通信协议理解，以及如何在FPGA上实现DSMC从设备（1）fei_sun1 天前
FPGA&数字前端