FPGA(或者数字电路)中组合逻辑和时序逻辑是怎么划分的

1.组合逻辑

在FPGA中,组合逻辑是哪些没有触发器作为存储单元的电路

LUT查找表就是组合逻辑电路,无时钟信号参与。

加法器,逻辑门,多路选择器,译码器

2.时序逻辑电路

输出依赖于当前输入,还依赖于过去

触发器,寄存器,计数器,状态机

相关推荐
FPGA小迷弟3 小时前
FPGA 时序约束基础:从时钟定义到输入输出延迟的完整设置
前端·学习·fpga开发·verilog·fpga
daxi1508 小时前
Verilog入门实战——第3讲:流程控制语句(if-else / case / 循环结构)
fpga开发·fpga
biubiuibiu10 小时前
工业机器人编程语言详解:多样化选择与应用
fpga开发·机器人
lf28248143111 小时前
04 DDS信号发生器
fpga开发
szxinmai主板定制专家12 小时前
基于 STM32 + FPGA 船舶电站控制器设计与实现
arm开发·人工智能·stm32·嵌入式硬件·fpga开发·架构
ARM+FPGA+AI工业主板定制专家1 天前
基于ARM+FPGA+AI的船舶状态智能监测系统(二)软硬件设计,模拟量,温度等采集与分析
arm开发·人工智能·目标检测·fpga开发
szxinmai主板定制专家1 天前
基于ZYNQ MPSOC船舶数据采集仪器设计(一)总体设计方案,包括振动、压力、温度、流量等参数
arm开发·人工智能·嵌入式硬件·fpga开发
FPGA小迷弟1 天前
高频时钟设计:FPGA 多时钟域同步与时序收敛实战方案
前端·学习·fpga开发·verilog·fpga
szxinmai主板定制专家1 天前
基于ZYNQ MPSOC船舶数据采集仪器设计(三)振动,流量,功耗,EMC,可靠性测试
arm开发·人工智能·嵌入式硬件·fpga开发
hoiii1871 天前
Vivado下Verilog交通灯控制器设计
fpga开发