ZYNQ-按键消抖

文章目录

基础知识

  • 数值表示:位宽进制值,如 2d0 表示 2 位宽十进制 0,这里的位宽是 bit, 1 bit = 8 byte
  • input 和 output 默认是 wire 类型
  • 关于 管脚约束中 I/O std 的选择:

管脚约束

代码

复制代码
`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: LWX 
// 
// Create Date: 2025/08/03 17:38:28
// Design Name: 
// Module Name: key
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module key_module(
       input clk,   
       output reg LED,
       input key 
   );

   reg [1:0] mode = 2'd0;       // 2bit 十进制 0
   reg [19:0] cnt = 20'd0;
   reg [1:0] key_r = 2'b11;       // 接收按键状态的 2 位 reg
   reg key_value = 0;      // 按键值

   always@(posedge clk) begin      // 按键信号同步时钟
       key_r[1] <= key_r[0];
       key_r[0] <= key;
   end

   wire key_negedge = key_r[1] & ~key_r[0];    // 按下为 1,弹起为 0,标志按键状态的检测,只有前一刻为 1,这一刻为 0 才是 按下


   always@(posedge clk) begin
       case (mode)
           2'd0 : begin            // 初始状态
               cnt <= 20'd0;
               if (key_negedge)   mode <= 2'd1;

               
           end 
           2'd1: begin
               if (cnt < 20'd1000000) begin        // 计数中
                   cnt <= cnt + 1'b1;
               end
               else begin
                   if (key == 0) begin             // 如果按键按下且 20s 之内还是按下
                       key_value <= ~key_value;
                       mode <= 2'd2;
                   end
                   else
                       mode <= 2'd0;                            // 如果按键松开,回到初始状态
               end
           end
           2'd2: begin                             // 等待按键松开
               if (key == 1)
                   mode <= 2'd0;
           end
           default: mode <= 2'd0;
       endcase
   end

   always@(posedge clk) begin
       LED <= key_value;
   end


endmodule
相关推荐
坏孩子的诺亚方舟14 天前
FPGA系统架构设计实践15_高云Arora V系列时钟体系
fpga开发·系统架构
FPGA小徐15 天前
入门 CNN 结构全解析|从流程图理论到 FPGA Verilog 硬件实现(含习题带讲解)
fpga开发
FPGA小徐15 天前
FPGA 数字信号处理:并行 FIR 与串行滤波器设计原理、对比与完整 Verilog 实现
fpga开发
Saniffer_SH15 天前
【高清视频】Gen6 服务器还没到,Gen6 SSD 怎么测?Emily 现场演示三种测试环境
人工智能·驱动开发·测试工具·缓存·fpga开发·计算机外设·压力测试
zlinear数据采集卡16 天前
双核架构深度解析:ARM+FPGA如何让数据采集卡实现500Ksps高性能?
arm开发·fpga开发·架构
9527华安16 天前
FPGA实现GTH Transceivers Wizard传输2路视频,基于aurora 8b10b编解码架构,提供4套工程源码和技术支持
fpga开发·gth·aurora 8b10b·transceivers
FPGA小徐17 天前
FPGA 数字信号处理(二):并行 FIR 滤波器的 Verilog 全流程设计与实现
fpga开发
国科安芯17 天前
基于AS32S601ZIT2型抗辐照MCU的商业航天卫星姿态确定与控制系统研究
单片机·嵌入式硬件·安全·fpga开发·架构·risc-v
ALINX技术博客17 天前
【黑金云课堂】FPGA技术教程FPGA基础:I2C 总线通信技术
fpga开发·i2c
Hello-FPGA17 天前
Xilinx KU040 FPGA Camera Link 图像采集
c++·fpga开发