本节以VHDL语言设计为例，在设计中添加HDL属性设置参数。添加HDL属性设置参数的步骤如下所示。
步骤
第一步：选中 top.vhd 文件。
第二步：如图所示，在top.vhd文件中，添加图中框选的属性声明语句。
第三步：保存文件。
第四步：在Vivado主界面左侧的"FlowNavigator"窗口中找到并展开"SYNTHESIS"选项。在展开项中，选择并双击"Run Synthesis"选项。
第五步：等待综合完成后，打开综合后的设计。
第六步：如图所示，在"Netlist"窗口中，找到并展开"Nets"选项。在"Netlist"窗口中可以看到"din_0"、"dout_OBUF"、"rd_en"和"wr_en"网络添加了
调试标记。
第七步：按照前面的方法设置调试所需要的时钟网络。
第八步：按照前面的方法添加约束文件，对设计进行综合、实现和生成设计的比特流文件，以及下载比特流文件（.bit）和探测调试文件（.Ifx）到FPGA元器件中。
第九步：按照前面的方法添加rd_en和wr_en触发条件，并将触发条件设置为"1"。
第十步：按照前面的方法启动调试器，观察满足触发条件后的波形界面。