信号完整性

HFSS 3D Layout中Design setting各个选项的解释从HFSS 3D LAYOUT菜单中，选择Design Settings打开窗口，会有六个选项：DC Extrapolation, Nexxim Options, Export S Parameters, Lossy Dielectrics, HFSS Meshing Method, and HFSS Adaptive Mesh.

一只豌豆象

【经验&技巧】瞬态信号仿真中的码型选择问题工程师在进行通道信号仿真时，经常会遇到信号码型选择的问题，通常的码型选择有两种：连续周期变化、随机变化，那么，不同的码型会对结果产生截然不同的影响，以设计中一路差分通道为例，搭载信号传输速率2.5Gbps，在CST2024 PCB studio中对其传输线参数进行提取，再用不同的码型对其进行激励，并观察和对比芯片接收端的信号质量，仿真编码数量为2^10个bits。

芯片SIPI设计

DDR5 Channel SI设计的挑战DDR5延续了前几代数据速率不断提高的趋势。数据传输速度在3200至6400MT/s之间。同时将继续像前几代一样使用单端数据线的方式。为了帮助减少由高数据速率引起的信号完整性问题，DRAM端也会考虑加入判决反馈均衡（DFE）来减轻反射、ISI对信号传输的影响。

CAE虚拟与现实

对于高速信号完整性，一块聊聊啊（17）再来对前仿和后仿的仿真内容回顾一下：前仿真又可以分为布局前仿真和布局后仿真。前者是在设计的最初阶段，建立和验证详细的电气拓扑结构并以此制定出详细的约束规则。后者是在布局完成的状态下，在布线过程中遇到的具体设计问题需要仿真的过程，SI主要针对前者做仿真验证。后仿真是在PCB布线完成以后，对已经完成的关键网络进行仿真验证的过程。可以检查实际的物理执行过程(布局布线)是否违背设计意图:或是已知的改动，通过仿真来验证这种改动给高速设计带来的影响。

SPICE模型和IBIS模型两者都是用于电路仿真的模型。SPICE模型：是对芯片的实际物理结构进行描述，包含了芯片的具体特征和工艺有关的信息，大多数厂商不愿意提供芯片的SPICE模型。

传输线和串扰（一）：串扰的叠加以及耦合的起源串扰是六大信号完整性问题之一。它是将不需要的信号从一个网络传输到相邻网络，并且发生在每对网络之间。网络包括信号路径和返回路径，它连接系统中的一个或多个节点。我们通常将具有噪声源的网络称为主动网络或攻击网络。产生噪声的网络称为安静网络或受害网络。

一只豌豆象

内容检索（2024.02.12）随着创作数量的增加，博客文章所涉及的内容越来越庞杂，为了更为方便地阅读，后续更新发布的文章将陆续在此做简介并附上原文链接，感兴趣的小伙伴们可持续关注文章发布动态：

使用ADS进行serdes仿真时，Tx_Diff中EQ的设置对发送端波形的影响。研究并记录一下ADS仿真中Tx_Diff的EQ设置。原理图如下：最上面是选择均衡方法Choose equalization method：Specify FIR taps，Specify de-emphasis和none。

Cadence Allegro PCB设计88问解析(三十一) 之 Allegro 中打印(Plot)设置一个学习信号完整性仿真的layout工程师在PCB进行投板时，往往会打印一下装备层(Assembly)，给贴片，用于核对器件的信息等。下面简单介绍Allegro中打印(Plot)设置。