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爱学习的张哥

UDP--DDR--SFP,FPGA实现之模块梳理及AXI读写DDR读写上板测试在之前的几篇文章中，笔者详细介绍了整个项目的框架结构以及部分关键模块的实现细节。这些模块包括UDP协议栈、UDP指令监测、数据跨时钟域处理、DDR读写控制、内存读取控制以及DDR AXI控制器等。这些模块共同构成了项目的基础架构，每个模块都经过精心设计和实现，以确保系统的稳定性和高效性。

爱学习的张哥

专栏项目框架介绍如下图所示，是该项目的整体框图，项目的功能概括为：PC端下发数据文件，FPGA板卡接收数据文件，缓存至DDR中，待数据文件发送完毕，循环读取DDR有效写区域数据，将DDR数据同步到SFP时钟域，进行光纤传输，该项目中，涉及UDP协议栈、位宽转换、跨时钟、AXI读写DDR、gt收发器配置、同步码对齐等一系列操作，笔者会就框图中实现的功能做每一步介绍，最终实现整体功能，仿真与上板双重检验，确保代码的稳定。 UDP协议栈的实现，在笔者的FPGA实现UDP协议栈专栏中，已进行详细介绍，在本专栏中，便不再进行赘述，

Xilinx FPGA DDR4 接口的 PCB 准则目录1. 简介1.1 FPGA-MIG 与 DDR4 介绍1.2 DDR4 信号介绍1.2.1 Clock Signals

DDR3（一）SDRAM是DDR3的基础，在学习DDR3之前，我们先来学习一下SDRAM的相关知识。DQM线在作用时，如果是对写操作进行数据掩码，则DQM会阻止写入，如果对读操作进行数据掩码，则会在数据读出后再屏蔽掉。

时光飞逝的日子

stm32MP135裸机编程：修改官方GPIO例程在DDR中点亮第一颗LED灯本例使用开发板的PI3引脚链接的LED作为我们点亮的第一颗LED灯，开启我们的基于stm32MP135的裸机编程生涯。 LED1就是我们需要控制的LED灯，低电平点亮，高电平熄灭。

爱奔跑的虎子

详解SDRAM基本原理以及FPGA实现读写控制SDRAM是“Synchronous Dynamic Random Access Memory”的缩写，也叫同步、动态、随机、存取器。因为其单位存储量大、高数据带宽、读写速度快、价格相对便宜等优点被广泛使用在各行各业。同时，其升级版的DDR作为电脑内存也被广泛使用。

基于龙芯2k1000 mips架构ddr调试心得（二）1、内存控制器概述龙芯处理器内部集成的内存控制器的设计遵守 DDR2/3 SDRAM 的行业标准（JESD79-2 和 JESD79-3）。在龙芯处理器中，所实现的所有内存读/写操作都遵守 JESD79-2B 及 JESD79-3 的规定。龙芯处理器支持最大 4 个 CS（由 4 个 DDR2 SDRAM 片选信号实现，即两个双面内存条），一共含有 19 位的地址总线（即： 16 位的行列地址总线和 3 位的逻辑 Bank 总线）。龙芯处理器在具体选择使用不同内存芯片类型时，可以调整 DDR2/3 控制

[RAM] RAM 突发传输(Burst ,Burst size, length) | Burst 读写过程与时序精讲主页：元存储博客在DMA（直接内存访问）和CPU（中央处理器）共用总线时，会使用两种传输模式：突发模式和循环挪用模式。

【Verilog】基于Verilog的DDR控制器的简单实现（一）——初始化在FPGA中，大规模数据的存储常常会用到DDR。为了方便用户使用，Xilinx提供了DDR MIG IP核，用户能够通过AXI接口进行DDR的读写访问，然而MIG内部自动实现了许多环节，不利于用户深入理解DDR的底层逻辑。

Xilinx FPGA平台DDR3设计详解（三）：DDR3 介绍本文介绍一下常用的存储芯片DDR3，包括DDR3的芯片型号识别、DDR3芯片命名、DDR3的基本结构等知识，为后续掌握FPGA DDR3的读写控制打下坚实基础。

【DRAM存储器十三】DDR介绍👉个人主页：highman110👉作者简介：一名硬件工程师，持续学习，不断记录，保持思考，输出干货内容

【DRAM存储器六】DRAM存储器的架构演进-part3👉个人主页：highman110👉作者简介：一名硬件工程师，持续学习，不断记录，保持思考，输出干货内容

【DRAM存储器五】DRAM存储器的架构演进-part2👉个人主页：highman110👉作者简介：一名硬件工程师，持续学习，不断记录，保持思考，输出干货内容