DDR5与DDR4差异

模块层面	DDR4 实现	DDR5 实现	设计迁移影响与要点
通道架构	1×64bit 单通道	2×32bit 独立子通道	控制器需分通道调度；PHY 需双套 CA、DQS、VrefDQ 域
PHY--MC 接口宽度	64 + ECC	2×32 + ECC (或 On-Die ECC)	PHY 与 MC 需支持独立时钟域同步
总线类型	SSTL_12	POD_11 (Pseudo Open Drain)	驱动电流模型不同，需重设计 TX cell、ODT网络
VDD/VDDQ	1.2 V 共域	1.1 V，独立域 (VDD, VDDQ, VDD2H, VPP)	电源分域增加，需支持掉电域控制 (PDC)
VrefCA / VrefDQ	外部参考电压引脚	内部 Vref 产生（每 die 独立）	控制器仅下发 MR 调节值，PHY 无需外供 Vref
Clock 分配	单 CK_t/c，差分输入	相同结构，但时钟容差更严	PLL/Jitter 预算收紧，需片内低相噪 PLL
Training 逻辑	仅 Write Leveling + Read Gate	Write + Read + CA Training + DFE + VrefDQ/CA 调节	Training 状态机复杂度提升约 3--4×
Write Leveling 信号	DQS / TDQS_t/c	TDQS_t/c 双向（MC↔DRAM）	PHY 驱动/接收方向动态切换；需多态 buffer
Read Training	控制器侧 Margin Scan	DRAM 主动回传模式	PHY 需支持 DRAM 发起 training pattern 接收
CA Training	无	✅ CA Training via DRAM 内部回环	新增 CA Pattern FSM，与命令地址路径耦合
Vref Training	控制器调节外部 VrefDQ	内部 per-die Vref auto-tune (MR14/15)	控制器只需发指令触发 DRAM 自校准
DFE (Decision Feedback EQ)	无	✅ 内建 DFE (per DQ bit)	PHY 需实现前馈/反馈均衡 + tap 权重更新机制
DQ Rx/Tx 路径	简单模拟前端 + DLL 对齐	高速 I/O + DFE + Eye Monitor	模拟 PHY 面积与功耗显著增加
DLL / DCC (Delay Chain)	基于模拟延迟线	数字延迟线 + 校准 FSM	DDR5 支持更细粒度相位控制
Read Gate Training	基于 DQS 边缘检测	加入 DFE 与 Eye Tracking	PHY 接口需支持实时 Eye Margin 反馈
Write FIFO/Deskew	每 Byte Lane FIFO	每 Subchannel FIFO + Byte Group Deskew	Deskew 校准算法复杂度提升
On-Die ECC	无	✅ DRAM 内部 ECC (128b + 8b)	外部控制器 ECC 可选；PHY ECC 接口简化
外部 ECC	必需 (x72 DIMM)	可选（x80 DIMM 或 None）	控制器需支持 On-Die + 外部双层 ECC 逻辑
ODT 配置	静态配置 (MR1/2)	动态可变 ODT，支持 per-Read ODT	PHY 需在读写切换时动态调整终端
DQS 复用	双向差分	双向差分（每通道独立）	每 32-bit 通道独立 DQS group 控制
TDQS 功能	仅 x8 Write Leveling	所有密度 Training 通用	PHY 需实现 TDQS Tx/Rx 双向切换
Command Bus 训练	无	✅ CA Training with DRAM 回环	控制器新增 CA Training FSM
CRC 校验	写 CRC 可选	读写 CRC 全支持	PHY 需支持 CRC Encode/Decode Pipeline
Alert_n 信号	报错或 parity 检测	Alert + CMD Parity + ECC 联动	控制器需具备 parity/alert handler
命令译码	控制器侧译码	控制器+DRAM 分层译码	DRAM 内部译码逻辑更复杂
Burst 管理	BL8/BC4	固定 BL16	控制器需重写调度算法（两子突发）
Refresh 控制	All Bank / Per Bank	Same Bank / Fine Granularity 2×/4×	刷新调度逻辑重构
DFI 接口版本	DFI 3.1 / 4.0	DFI 5.0+	PHY--MC 接口协议全面更新
Training 时序收敛	以 DQS 延迟为主	综合 DQS/CA/Vref/DFE 多域收敛	初始化阶段延长 3×
PHY 功耗管理	静态域 + ODT 控制	PDC 支持 per-subchannel 掉电	多电源域 gating 控制需加入
PMIC/Power-on	板级稳压	DIMM 上 PMIC + DRAM 内稳压	控制器仅需提供 12V/5V 输入，电源时序简化
Temperature Sensor	SPD 片外	SPD Hub 内置	控制器可直接读 DIMM 状态
SPD 通信接口	I²C	I³C (高速双向)	DIMM 管理总线速率提高
Eye Scan / Margining	控制器侧测量	PHY 内置 Eye Monitor	DDR5 PHY 支持自测 Margin Window
系统初始化流程	Reset → MRS → Write Leveling → Read Gate	Reset → PMIC → Vref Train → CA Train → WR/RD Train → DFE Cal	Training 状态机需重写；Boot 时序复杂度增加