asic

Kang.lee20 天前
音视频·soc·asic
2026.6.4【MIPI C-PHY】C-PHY v2.1协议阅读后问题总结mipi_C-PHY_specification_v2-1.pdf1. （4章）CSI-2协议中CPHY Overview？ C-PHY特性：3 线 Triplet 三相编码，HS三相低摆幅、两端端接，单端无终端、Slew 限流 ，6Gsps/Triplet，Escape 沿用 D-PHY 协议定义 D-PHY特性：2 线 DP/DN 差分，HS差分电流模驱动，分低压 LP 电平、带 LDPT 时钟，约 2.5Gbps/Lane，原生 LP Escape 规范
Kang.lee1 个月前
音视频·asic
2026.5.29【MIPI CSI-2 v4.0】CSI-2 v4.0协议阅读后问题总结mipi_CSI-2_specification_v4-0a.pdf1. （4章）CSI-2协议中D-PHY或CPHY的发送接收接口结构是什么？ D-PHY：多条差分data line和1条差分clock line，I2C协议的CCI接口 C-PHY：多条3-wire的data-line，时钟为恢复时钟
Kang.lee3 个月前
soc·risc-v·asic
2026.4.5【soc设计经验分享】soc信息安全之jtag鉴权JTAG鉴权方法通过用户名、密码及硬件密钥验证，实现对芯片调试接口的安全访问控制。 用户需要通过全程认证后才能通过jtag接口访问soc，防止非法使用jtag读取和写入片上信息；
hong_fpgaer5 个月前
io·asic
标准 foundry PAD（bidirectional IO）接口解释好，这是标准 foundry PAD（bidirectional IO） 的接口了，你给的这个 pbidir_33_33_fs_dr_v 一看就是 3.3V、双向、可配置驱动/上下拉/施密特 的 PAD cell。
GateWorld6 个月前
fpga开发·cdc·asic·跨时钟域同步·握手协议
跨时钟域同步（CDC）握手协议FPGA中的多bit数据跨时钟域同步（CDC）握手协议是高质量设计的核心，使用场景非常广泛。让我用一个完整的工程视角来解析：
hong_fpgaer6 个月前
asic
ARM Memory compile类型ARM SRAM工具类型 rf_sp_hde_shvt_mvt rf_2p_hdc_shvt_mvt sram_sp_uhde_shvt_mvt sram_sp_hde_shvt_mvt sram_sp_uhde_svt_mvt sram_dp_hde_shvt_svt rf_sp_hde_shvt_mvt rom_via_hdd_svt_mvt rf_sp_hde_svt_mvt rf_2p_hdc_svt_mvt sram_dp_hde_svt_svt sram_sp_hde_svt_mvt
brave and determined7 个月前
人工智能·嵌入式硬件·深度学习·学习·算法·fpga·asic
可编程逻辑器件学习(day24)：异构计算：突破算力瓶颈的未来之路目录协同工作的原理为何成为必然趋势？演进与未来总结“异构计算”是当前半导体和IT行业的热门词汇，其核心思想很简单：不再依赖单一的“万能”处理器，而是将计算任务分配给最适合的专用硬件，以此应对日益复杂和庞大的计算需求。
FPGA IP9 个月前
fpga·pcie·asic·软核
高性能PCIe 3.0软核，x1~x16，支持EP/RC，AXI4接口，内置DMA控制器，适用ASIC和FPGAPCIe-AXI-ControllerPCIe-AXI-Controller兼容PCI Express Base Specification Revision 3.1，实现PCIe PHY Layer，Data Link Layer以及Transaction Layer的所有功能特性，不仅内置DMA控制器，而且具备AXI4用户接口，提供一个高性能，易于使用，可定制化的PCIe-AXI互连解决方案，同时适用于ASIC和FPGA。
tlog2 年前
linux·fpga开发·ic·fpga·asic
【verilog教程】verilog带参数例化当一个模块被另一个模块引用例化时，高层模块可以对低层次模块的参数值进行改写。可以用关键字 defaram 通过模块层次调用的方法，来改写低层次模块的参数值。
tlog2 年前
linux·fpga开发·ic·fpga·asic
【verilog教程】verilog函数在 verilog 中，可以利用任务（关键字为 task）和函数（关键字为 function），将重复性的行为级设计进行提取，并在多个地方调用，来避免重复写代码。
tlog2 年前
linux·fpga开发·ic·fpga·asic
【verilog教程】verilog任务和函数（function）一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用。函数一般用于组合逻辑 的各种转换和计算；而任务更像一个过程，不仅能完成函数的功能，还可以包含时序控制逻辑。
移知2 年前
fpga开发·asic
基于FPGA的ASIC prototype验证在当今快速发展的电子设计自动化（EDA）领域，专用集成电路（ASIC）的开发因其高性能、低功耗和定制化的特点而备受青睐。然而，ASIC的设计和制造过程不仅成本高昂，而且周期漫长，一旦进入生产阶段，任何设计上的缺陷都可能导致巨大的经济损失和时间延误。因此，如何在ASIC投入量产之前，有效地验证其设计的正确性和性能，成为了电子工程师面临的一大挑战。
神仙约架2 年前
scala·fpga·chisel·asic
【Chisel】chisel中怎么处理类似verilog的可变位宽和parameter在 Chisel 中处理可变位宽和参数的方式与 Verilog 有一些不同，因为 Chisel 是建立在 Scala 语言之上的。以下是如何在 Chisel 中处理这些概念的方法：
我是有底线的