SystemVerilog Assertions应用指南 第一章(1.27章节 “within”运算符)

" within"构造允许在一个序列中定义另一个序列。

复制代码
  seq1 within seq2

这表示seq1在seq2的开始到结束的范围内发生,且序列seq2的开始匹配点必须在seq1的开始匹配点之前发生,序列seq1的结束匹配点必须在seq2的结束匹配点之前结束。属性p32检查序列s32a在信号" start"的上升沿和下降沿之间发生。信号" start"的上升和下降由序列s32b定义。

复制代码
sequence s32b;
	@(posedge clk)
		$fell(start) ##[5:10] $rose(start);
endsequence

sequence s32;
	@(posedge clk) s32 within s32b;
endsequence

property p32;
	@(posedge clk) $fell (start) |-> s32;
endproperty

a32: assert property(p32);

图1-34使用了与 throughout运算符用的例子相同的设计条件来显示属性p32在模拟中的响应。检验有两个有效的开始:一个在时钟周期3,另一个在时钟周期16。在这两个点,检测到信号" start"的下降沿。

成功1 ------从时钟周期3开始的检验成功了。信号" start"的下降沿在时钟周期3,上升沿在时钟周期13。在这两个时钟周期间,信号"c"分别在时钟周期6,9,11被检测到三次高电平。因此检验成功。

未完成1---从时钟周期16开始的检验未能完成。信号" start的下降沿在时钟周期16,上升沿在时钟周期21。在这两个时钟周期间,信号"c"分别在时钟周期18和20被检测到两次高电平信号"c"的第三次重复出现在时钟周期22,但是在时钟周期21检测到信号" start"为高。这是一个失败,但是由于信号"c"使用的是跟随重复("goto" repetition运算符,它按照阻塞序列的规则来执行。这使得检查失败并且在模拟中发出了一个未完成的信息。

相关推荐
博览鸿蒙15 小时前
FPGA 工程中常见的基础硬件问题
fpga开发
GateWorld19 小时前
FPGA 实现无毛刺时钟切换
fpga开发·实战·无毛刺时钟
Seraphina_Lily20 小时前
从接口选型到体系结构认知——谈 CPU–FPGA–DSP 异构处理系统与同构冗余设计
fpga开发
Seraphina_Lily1 天前
CPU–FPGA–DSP 异构系统中的总线接口选型——为什么 CPU 用 eLBC,而 DSP 用 XINTF?
fpga开发
GateWorld1 天前
FPGA开发十年心路
fpga开发
ALINX技术博客2 天前
【ALINX 教程】FPGA Multiboot 功能实现——基于 ALINX Artix US+ AXAU25 开发板
fpga开发·fpga
Genevieve_xiao2 天前
【verilog】如何一小时成为verilog高手(并非
fpga开发
从此不归路2 天前
FPGA 结构与 CAD 设计(第3章)上
ide·fpga开发
Aaron15882 天前
基于VU13P在人工智能高速接口传输上的应用浅析
人工智能·算法·fpga开发·硬件架构·信息与通信·信号处理·基带工程
碎碎思2 天前
在 FPGA 上实现并行脉冲神经网络(Spiking Neural Net)
人工智能·深度学习·神经网络·机器学习·fpga开发