SystemVerilog Assertions应用指南 第一章(1.27章节 “within”运算符)

" within"构造允许在一个序列中定义另一个序列。

复制代码
  seq1 within seq2

这表示seq1在seq2的开始到结束的范围内发生,且序列seq2的开始匹配点必须在seq1的开始匹配点之前发生,序列seq1的结束匹配点必须在seq2的结束匹配点之前结束。属性p32检查序列s32a在信号" start"的上升沿和下降沿之间发生。信号" start"的上升和下降由序列s32b定义。

复制代码
sequence s32b;
	@(posedge clk)
		$fell(start) ##[5:10] $rose(start);
endsequence

sequence s32;
	@(posedge clk) s32 within s32b;
endsequence

property p32;
	@(posedge clk) $fell (start) |-> s32;
endproperty

a32: assert property(p32);

图1-34使用了与 throughout运算符用的例子相同的设计条件来显示属性p32在模拟中的响应。检验有两个有效的开始:一个在时钟周期3,另一个在时钟周期16。在这两个点,检测到信号" start"的下降沿。

成功1 ------从时钟周期3开始的检验成功了。信号" start"的下降沿在时钟周期3,上升沿在时钟周期13。在这两个时钟周期间,信号"c"分别在时钟周期6,9,11被检测到三次高电平。因此检验成功。

未完成1---从时钟周期16开始的检验未能完成。信号" start的下降沿在时钟周期16,上升沿在时钟周期21。在这两个时钟周期间,信号"c"分别在时钟周期18和20被检测到两次高电平信号"c"的第三次重复出现在时钟周期22,但是在时钟周期21检测到信号" start"为高。这是一个失败,但是由于信号"c"使用的是跟随重复("goto" repetition运算符,它按照阻塞序列的规则来执行。这使得检查失败并且在模拟中发出了一个未完成的信息。

相关推荐
女神下凡17 小时前
芯参谋(37):EEPROM_电路设计指南
arm开发·单片机·嵌入式硬件·fpga开发·设计规范
szxinmai主板定制专家2 天前
工业视觉新思路:FPGA图像预处理+RK NPU推理,实现高速缺陷检测
人工智能·嵌入式硬件·fpga开发·rk3576+codesys
FPGA小徐2 天前
【硬件实战】立创 EDA 绘制 TF/SD 卡模块电路|SPI 模式原理图 + 阻抗匹配 + PCB 布局布线全教程
单片机·嵌入式硬件·fpga开发
狂奔蜗牛(bradley)2 天前
EtherCAT DC 分布式时钟同步的 ModelSim 仿真:从帧模板到从站行为建模
人工智能·嵌入式硬件·fpga开发·架构
ALINX技术博客2 天前
8 通道同步采样 ADC!AN706 波形显示实验 【FPGA黑金云课堂】
fpga开发
szxinmai主板定制专家3 天前
RK3568+FPGA+CODESYS异构控制方案:赋能半导体设备与工业自动化升级
人工智能·fpga开发·自动化·rk3576·半导体设备
辰丁电子3 天前
allegro入门教程-菜单栏Logic
fpga开发·pcb设计·pcb工艺·layout·pcb layout
FPGA小徐4 天前
数字IC/FPGA设计基础_ILA原理与使用
fpga开发
FPGA小徐4 天前
FPGA 部署 YOLO 完整指南:从模型量化到 Zynq PS+PL 硬件加速
yolo·fpga开发
dadaobusi4 天前
学习:chiesel,scala
学习·fpga开发·scala