SystemVerilog Assertions应用指南 第一章(1.27章节 “within”运算符)

" within"构造允许在一个序列中定义另一个序列。

复制代码
  seq1 within seq2

这表示seq1在seq2的开始到结束的范围内发生,且序列seq2的开始匹配点必须在seq1的开始匹配点之前发生,序列seq1的结束匹配点必须在seq2的结束匹配点之前结束。属性p32检查序列s32a在信号" start"的上升沿和下降沿之间发生。信号" start"的上升和下降由序列s32b定义。

复制代码
sequence s32b;
	@(posedge clk)
		$fell(start) ##[5:10] $rose(start);
endsequence

sequence s32;
	@(posedge clk) s32 within s32b;
endsequence

property p32;
	@(posedge clk) $fell (start) |-> s32;
endproperty

a32: assert property(p32);

图1-34使用了与 throughout运算符用的例子相同的设计条件来显示属性p32在模拟中的响应。检验有两个有效的开始:一个在时钟周期3,另一个在时钟周期16。在这两个点,检测到信号" start"的下降沿。

成功1 ------从时钟周期3开始的检验成功了。信号" start"的下降沿在时钟周期3,上升沿在时钟周期13。在这两个时钟周期间,信号"c"分别在时钟周期6,9,11被检测到三次高电平。因此检验成功。

未完成1---从时钟周期16开始的检验未能完成。信号" start的下降沿在时钟周期16,上升沿在时钟周期21。在这两个时钟周期间,信号"c"分别在时钟周期18和20被检测到两次高电平信号"c"的第三次重复出现在时钟周期22,但是在时钟周期21检测到信号" start"为高。这是一个失败,但是由于信号"c"使用的是跟随重复("goto" repetition运算符,它按照阻塞序列的规则来执行。这使得检查失败并且在模拟中发出了一个未完成的信息。

相关推荐
朱古力(音视频开发)2 小时前
NDI开发指南
fpga开发·音视频·实时音视频·视频编解码·流媒体
9527华安15 小时前
FPGA实现AD9361采集转SRIO与DSP交互,FPGA+DSP多核异构信号处理架构,提供2套工程源码和技术支持
fpga开发·架构·信号处理·dsp·ad9361·多核异构
小眼睛FPGA16 小时前
【盘古100Pro+开发板实验例程】FPGA学习 | 基于紫光 FPGA 的键控 LED 流水灯
科技·学习·ai·fpga开发·fpga
最好有梦想~1 天前
分享一个FPGA寄存器接口自动化工具
fpga开发
hahaha60161 天前
FPGA(或者数字电路)中组合逻辑和时序逻辑是怎么划分的
fpga开发
FPGA小迷弟2 天前
京微齐力系列FPGA---- Debugware IP核使用教程!!!
物联网·fpga开发·硬件架构·verilog·fpga
乌恩大侠3 天前
USRP X440 和USRP X410 直接RF采样架构的优势
5g·fpga开发·架构·usrp·usrp x440·usrp x410
嵌入式-老费3 天前
再谈fpga开发(怎么写verilog)
fpga开发
数字芯片实验室3 天前
继FPGA之后,英特尔拆了又拆
fpga开发
Runner.DUT4 天前
基于FPGA和DDS原理的任意波形发生器(含仿真)
fpga开发