SystemVerilog Assertions应用指南 第一章(1.27章节 “within”运算符)

" within"构造允许在一个序列中定义另一个序列。

复制代码
  seq1 within seq2

这表示seq1在seq2的开始到结束的范围内发生,且序列seq2的开始匹配点必须在seq1的开始匹配点之前发生,序列seq1的结束匹配点必须在seq2的结束匹配点之前结束。属性p32检查序列s32a在信号" start"的上升沿和下降沿之间发生。信号" start"的上升和下降由序列s32b定义。

复制代码
sequence s32b;
	@(posedge clk)
		$fell(start) ##[5:10] $rose(start);
endsequence

sequence s32;
	@(posedge clk) s32 within s32b;
endsequence

property p32;
	@(posedge clk) $fell (start) |-> s32;
endproperty

a32: assert property(p32);

图1-34使用了与 throughout运算符用的例子相同的设计条件来显示属性p32在模拟中的响应。检验有两个有效的开始:一个在时钟周期3,另一个在时钟周期16。在这两个点,检测到信号" start"的下降沿。

成功1 ------从时钟周期3开始的检验成功了。信号" start"的下降沿在时钟周期3,上升沿在时钟周期13。在这两个时钟周期间,信号"c"分别在时钟周期6,9,11被检测到三次高电平。因此检验成功。

未完成1---从时钟周期16开始的检验未能完成。信号" start的下降沿在时钟周期16,上升沿在时钟周期21。在这两个时钟周期间,信号"c"分别在时钟周期18和20被检测到两次高电平信号"c"的第三次重复出现在时钟周期22,但是在时钟周期21检测到信号" start"为高。这是一个失败,但是由于信号"c"使用的是跟随重复("goto" repetition运算符,它按照阻塞序列的规则来执行。这使得检查失败并且在模拟中发出了一个未完成的信息。

相关推荐
cmc10284 分钟前
134.FPGA常见管脚与时钟的约束方法
fpga开发
第二层皮-合肥5 小时前
AD导出FPGA管脚的方法
fpga开发
ehiway8 小时前
国际先进!中科亿海微国产嵌入式FPGA IP核及EDA系统设计技术通过科技成果评价
网络协议·tcp/ip·fpga开发
北城笑笑8 小时前
FPGA 49 ,Xilinx Vivado 软件术语解析(Vivado 界面常用英文字段详解,以及实际应用场景和注意事项 )
fpga开发·fpga
XINVRY-FPGA12 小时前
XCAU10P-2SBVB484I Xilinx Artix UltraScale+ FPGA
嵌入式硬件·fpga开发·云计算·硬件工程·dsp开发·射频工程·fpga
bnsarocket13 小时前
Verilog和FPGA的自学笔记7——流水灯与时序约束(XDC文件的编写)
笔记·fpga开发
ARM+FPGA+AI工业主板定制专家1 天前
基于ZYNQ的目标检测算法硬件加速器优化设计
人工智能·目标检测·计算机视觉·fpga开发·自动驾驶
cycf1 天前
时钟特性约束(四)
fpga开发
江苏学蠡信息科技有限公司1 天前
STM32中硬件I2C的时钟占空比
stm32·单片机·fpga开发
OliverH-yishuihan1 天前
FPGA 入门 3 个月学习计划表
学习·fpga开发