modelsim仿真报错:vlog-2388 ‘scl‘ already declared in this scope

问题背景:

1、使用vivado直接仿真的时候没有报错。

2、在vivado中调用modelsim的时候报错。

报错的代码:

复制代码
module iic_write(
   input clk,
   input rst,
   output  scl,
   input en,
   inout sda
    );
    reg scl;
    ......

报错的意思是scl已经声明过了,modelsim认为端口声明" output scl,"和变量类型声明"reg scl"重复了。

修改成这样,就不会报错了。

module iic_write(

input clk,

input rst,

output reg scl,

input en,

inout sda

);

// reg scl;

在声明端口的时候,把变量类型一起声明了。

相关推荐
Aaron15885 小时前
RFSOC+VU13P+GPU 在6G互联网中的技术应用
大数据·人工智能·算法·fpga开发·硬件工程·信息与通信·信号处理
stars-he7 小时前
基于 Design Compiler 的 UDP Payload 追加控制模块综合与门级后仿真
笔记·fpga开发·udp
尤老师FPGA18 小时前
HDMI数据的接收发送实验(十)
fpga开发
逻辑诗篇19 小时前
破核拆解:PCIE719——基于Xilinx Zynq UltraScale+的高性能SAS扩展卡设计
fpga开发·架构
逻辑诗篇1 天前
高性能存储扩展利器|PCIE719 基于Zynq UltraScale+的企业级可编程SAS方案
fpga开发
liuluyang5301 天前
SV主要关键词详解
fpga开发·uvm·sv
happyDogg_1 天前
验证环境采样rtl时序数据遇到的问题
fpga开发
unicrom_深圳市由你创科技1 天前
项目分析和FPGA器件选型外包服务包括哪些内容?别让选错芯片毁了整个项目
fpga开发
Aaron15881 天前
27DR/47DR/67DR技术对比及应用分析
人工智能·算法·fpga开发·硬件架构·硬件工程·信息与通信·基带工程
my_daling1 天前
DSMC通信协议理解,以及如何在FPGA上实现DSMC从设备(2)
学习·fpga开发