modelsim仿真报错:vlog-2388 ‘scl‘ already declared in this scope

问题背景:

1、使用vivado直接仿真的时候没有报错。

2、在vivado中调用modelsim的时候报错。

报错的代码:

复制代码
module iic_write(
   input clk,
   input rst,
   output  scl,
   input en,
   inout sda
    );
    reg scl;
    ......

报错的意思是scl已经声明过了,modelsim认为端口声明" output scl,"和变量类型声明"reg scl"重复了。

修改成这样,就不会报错了。

module iic_write(

input clk,

input rst,

output reg scl,

input en,

inout sda

);

// reg scl;

在声明端口的时候,把变量类型一起声明了。

相关推荐
FPGA小c鸡7 小时前
【FPGA深度学习加速】RNN与LSTM硬件加速完全指南:从算法原理到硬件实现
rnn·深度学习·fpga开发
Aaron15887 小时前
通信灵敏度计算与雷达灵敏度计算对比分析
网络·人工智能·深度学习·算法·fpga开发·信息与通信·信号处理
博览鸿蒙13 小时前
IC 和 FPGA,到底区别在哪?
fpga开发
思尔芯S2C13 小时前
FPGA原型验证实战:如何应对外设连接问题
fpga开发·risc-v·soc设计·prototyping·原型验证
Flamingˢ13 小时前
FPGA实战:VGA成像原理、时序详解与Verilog控制器设计与验证
fpga开发
FPGA_小田老师13 小时前
xilinx原语:OSERDES2(并串转换器)原语详解
fpga开发·lvds·xilinx原语·oserdese·并串转换
Blossom.11813 小时前
从数字大脑到物理实体:具身智能时代的大模型微调与部署实战
人工智能·python·深度学习·fpga开发·自然语言处理·矩阵·django
漂洋过海的鱼儿1 天前
HLS (High-Level Synthesis)对比PS运行速度
fpga开发
Aaron15881 天前
无线信道下的通信链路设计分析
大数据·网络·人工智能·算法·fpga开发·硬件工程·射频工程
碎碎思1 天前
当 FPGA 遇上 Python:Glasgow 如何玩转数字接口(开源硬件 & 软件)
fpga开发