modelsim仿真报错:vlog-2388 ‘scl‘ already declared in this scope

问题背景:

1、使用vivado直接仿真的时候没有报错。

2、在vivado中调用modelsim的时候报错。

报错的代码:

复制代码
module iic_write(
   input clk,
   input rst,
   output  scl,
   input en,
   inout sda
    );
    reg scl;
    ......

报错的意思是scl已经声明过了,modelsim认为端口声明" output scl,"和变量类型声明"reg scl"重复了。

修改成这样,就不会报错了。

module iic_write(

input clk,

input rst,

output reg scl,

input en,

inout sda

);

// reg scl;

在声明端口的时候,把变量类型一起声明了。

相关推荐
Nobody3316 小时前
锁存器与触发器
fpga开发
Nobody3317 小时前
跨时钟域信号处理的办法有哪些
fpga开发·信号处理
LCMICRO-1331084774618 小时前
长芯微LPC556D1完全P2P替代DAC8830,是引脚兼容的16位数模转换器,该系列产品为单通道、低功耗、缓冲电压输出型DAC
stm32·单片机·嵌入式硬件·fpga开发·硬件工程·电压输出型dac
北城笑笑20 小时前
FPGA 与 市场主流芯片分类详解:SoC/CPU/GPU/DPU 等芯片核心特性与工程应用
前端·单片机·fpga开发·fpga
R.X. NLOS20 小时前
ZYNQ 开发知识点记录:AXI Timer 硬件定时器与中断机制解密
fpga开发·fpga·axi定时器
北城笑笑21 小时前
FPGA 51,基于 ZYNQ 7Z010 的 FPGA 高速路由转发加速系统架构设计(Xilinx ZYNQ-MINI 7Z010 CLG400 -1)
前端·fpga开发·系统架构·fpga
学习永无止境@21 小时前
MATLAB中矩阵转置
算法·matlab·fpga开发·矩阵
fei_sun21 小时前
【Verilog】阻塞/非阻塞赋值
fpga开发
minglie11 天前
正点原子zynq的RGB彩条实验
fpga开发
FPGA-ADDA1 天前
第六篇:多速率信号处理——抽取、插值与半带滤波器
fpga开发·信号处理·软件无线电·rfsoc·47dr