modelsim仿真报错:vlog-2388 ‘scl‘ already declared in this scope

问题背景:

1、使用vivado直接仿真的时候没有报错。

2、在vivado中调用modelsim的时候报错。

报错的代码:

复制代码
module iic_write(
   input clk,
   input rst,
   output  scl,
   input en,
   inout sda
    );
    reg scl;
    ......

报错的意思是scl已经声明过了,modelsim认为端口声明" output scl,"和变量类型声明"reg scl"重复了。

修改成这样,就不会报错了。

module iic_write(

input clk,

input rst,

output reg scl,

input en,

inout sda

);

// reg scl;

在声明端口的时候,把变量类型一起声明了。

相关推荐
ShiMetaPi1 天前
GM-3568JHF丨ARM+FPGA异构开发板应用开发教程:11 RS485读写案例
arm开发·fpga开发·rk3568
156082072191 天前
国产时钟AU5615芯片调试记录
fpga开发
嵌入式-老费2 天前
Linux camera驱动开发(特殊的cpu+fpga芯片)
图像处理·驱动开发·fpga开发
ShiMetaPi2 天前
GM-3568JHF丨ARM+FPGA异构开发板应用开发教程:10 以太网测试案例
网络·arm开发·fpga开发·rk3568
Echo_cy_2 天前
ZYNQ嵌入式最小系统配置:ZYNQ7000与ZYNQMP系列
fpga开发·vivado·zynq7000·zynqmp
156082072192 天前
复旦微JFM9RFRF3P/RF3P5G+AI(昇腾310P)全国产采集回放/信号处理模块
人工智能·fpga开发
FPGA小c鸡2 天前
FPGA跨时钟域设计完全指南:从亚稳态到CDC同步器(附实战案例与代码)
fpga开发
FPGA小c鸡4 天前
异步FIFO设计与验证完全指南:从格雷码到CDC同步的深度解析(附SystemVerilog实战代码)
fpga开发
春风细雨无声4 天前
基于FPGA实现PAL视频接口(附代码)
图像处理·fpga开发·视频
国科安芯4 天前
多相交错并联系统的时钟同步精度与输入纹波抵消效应研究
网络·单片机·嵌入式硬件·fpga开发·性能优化