最近在做1902的新的fpga的项目的时候，综合遇到了一个问题，也困扰了我几天的时间，相信在使用新的synplify综合的朋友们也会遇到，所以写出来大家一起讨论一下。
直接上图，报错如下：
这个错误其实报的也很简单明了,就是说有一个pin 不是input pin，这里clk_out6也很简单，就是一个PLL的输出端口，他就是一个时钟输出，本身就不是一个输入pin，我找了很久也没找到哪里有说或者有定义他是一个input 这就让人摸不着头脑！
我目前的步骤是用synplify综合，然后用vivado PR，这个PLL IP实际综合的时候是放的空盒子，如下：
然后我尝试把他报的这个clk删掉，发现解决不了问题，它会接着下一个clk是这样的问题，然后我把多余的注释都删掉只留下这样的：
发现还是报错，后面我又把中间的clock的定义注释也删掉，还是报错了。紧接着我把Vivado的版本的信息删掉了才没有报错，终如下图这样的，就没问题了。
问题终于解决了，我猜想有可能是Vivado的版本2025太新了，而synplify的版本2023有点旧了，不能识别或者不支持这样的注释？欢迎遇到了这个问题或者有想法的朋友留言。
我还发现一个问题就是Synplify2023的版本可能是旧了压根不支持Xilinx versal premium系列，所以不支持1902，需要寻求更高版本的FPGA。