hdlbits系列verilog解答（Exams/m2014 q4h）-44

文章目录

• • 一、问题描述
  • 二、verilog源码
  • 三、仿真结果

---

一、问题描述

实现以下电路：

---

二、verilog源码

module top_module (
    input in,
    output out);
    
    assign out = in;

endmodule

---

三、仿真结果

---

转载请注明出处！