FPGA | Modelsim仿真

生成vcd

modelsim可以生成vcd文件,假设测试文件为test,内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。

vcd add -file myvcdfile.vcd -r /test/u_rec_intra_top/*

#add -file myvcdfile.vcd 指定vcd文件

  • -r | 将内部所有信号添加

然后运行仿真,关闭仿真就可以在工程文件夹下看到myvcdfile.vcd了。

打开vcd查看波形

modelsim是不能直接打开vcd文件的,其查看波形使用的是wlf文件,因此modelsim是通过将vcd转换成wlf文件再进行打开。转换代码和打开如下。

verilog 复制代码
vcd2wlf myvcdfile.vcd mywlf.wlf
verilog 复制代码
vsim -view mywlf.wlf
相关推荐
fei_sun18 小时前
【Verilog】第一章作业
fpga开发·verilog
深圳市雷龙发展有限公司longsto18 小时前
基于FPGA(现场可编程门阵列)的SD NAND图片显示系统是一个复杂的项目,它涉及硬件设计、FPGA编程、SD卡接口、NAND闪存控制以及图像显示等多个方面
fpga开发
9527华安1 天前
FPGA实现PCIE3.0视频采集转10G万兆UDP网络输出,基于XDMA+GTH架构,提供工程源码和技术支持
网络·fpga开发·udp·音视频·xdma·pcie3.0·万兆网
able陈1 天前
为什么verilog中递归函数需要定义为automatic?
fpga开发
fei_sun1 天前
【Verilog】第二章作业
fpga开发·verilog
碎碎思1 天前
如何使用 Vivado 从源码构建 Infinite-ISP FPGA 项目
fpga开发·接口隔离原则
江山如画,佳人北望1 天前
fpga-状态机的设计及应用
fpga开发
晓晓暮雨潇潇1 天前
Xilinx IP核(3)XADC IP核
fpga开发·vivado·xadc·ip核
CWNULT1 天前
AMD(Xilinx) FPGA配置Flash大小选择
fpga开发
碎碎思2 天前
很能体现FPGA硬件思维的一道面试题
fpga开发