FPGA | Modelsim仿真

Ruoyo1762023-12-14 9:06

modelsim可以生成vcd文件，假设测试文件为test，内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。

复制代码

vcd add -file myvcdfile.vcd -r /test/u_rec_intra_top/*

#add -file myvcdfile.vcd 指定vcd文件

然后运行仿真，关闭仿真就可以在工程文件夹下看到myvcdfile.vcd了。

modelsim是不能直接打开vcd文件的，其查看波形使用的是wlf文件，因此modelsim是通过将vcd转换成wlf文件再进行打开。转换代码和打开如下。

verilog 复制代码

vcd2wlf myvcdfile.vcd mywlf.wlf

verilog 复制代码

vsim -view mywlf.wlf