生成vcd
modelsim可以生成vcd文件，假设测试文件为test，内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。
vcd add -file myvcdfile.vcd -r /test/u_rec_intra_top/*#add -file myvcdfile.vcd 指定vcd文件
- -r | 将内部所有信号添加
然后运行仿真，关闭仿真就可以在工程文件夹下看到myvcdfile.vcd了。
打开vcd查看波形
modelsim是不能直接打开vcd文件的，其查看波形使用的是wlf文件，因此modelsim是通过将vcd转换成wlf文件再进行打开。转换代码和打开如下。
verilog
vcd2wlf myvcdfile.vcd mywlf.wlf
verilog
vsim -view mywlf.wlf