vivado FPGA烧录报错

ERROR: Labtools 27-3165 End of startup status: LOW

ERROR: Common 17-39 'program_hw_devices' failed due to earlier errors.

在烧录bit流文件时,出现烧录不进去,报以上的错误。问题情况不分先后顺序,自行测试

第一种情况:检查vivado型号是否正确

第二种情况:硬件问题或者电路问题

  1. 首先排查焊接问题。
  2. 降低JTAG下载速率。
  3. 重启Vivado/ISE。
  4. 下载器不适配,试试相同属性板子是否能够与下载器适配。
  5. 还有可能芯片部分损毁,换一块片子试试。

第三种情况: 引脚电平问题

与PCB工程师确定引脚上拉还是下拉,这是电路的设置,在vivado中尽量不要去修改,还是让电路更改为好。,如果电路实在无法更改再更改这里的设置。以我的建议还是重新更改电路为好,要么重新设计电路。

相关推荐
坏孩子的诺亚方舟3 天前
FPGA系统架构设计实践15_高云Arora V系列时钟体系
fpga开发·系统架构
FPGA小徐4 天前
入门 CNN 结构全解析|从流程图理论到 FPGA Verilog 硬件实现(含习题带讲解)
fpga开发
FPGA小徐4 天前
FPGA 数字信号处理:并行 FIR 与串行滤波器设计原理、对比与完整 Verilog 实现
fpga开发
Saniffer_SH5 天前
【高清视频】Gen6 服务器还没到,Gen6 SSD 怎么测?Emily 现场演示三种测试环境
人工智能·驱动开发·测试工具·缓存·fpga开发·计算机外设·压力测试
zlinear数据采集卡5 天前
双核架构深度解析:ARM+FPGA如何让数据采集卡实现500Ksps高性能?
arm开发·fpga开发·架构
徕卡5 天前
GT收发器
fpga·gt
9527华安5 天前
FPGA实现GTH Transceivers Wizard传输2路视频,基于aurora 8b10b编解码架构,提供4套工程源码和技术支持
fpga开发·gth·aurora 8b10b·transceivers
FPGA小徐6 天前
FPGA 数字信号处理(二):并行 FIR 滤波器的 Verilog 全流程设计与实现
fpga开发
国科安芯6 天前
基于AS32S601ZIT2型抗辐照MCU的商业航天卫星姿态确定与控制系统研究
单片机·嵌入式硬件·安全·fpga开发·架构·risc-v
ALINX技术博客6 天前
【黑金云课堂】FPGA技术教程FPGA基础:I2C 总线通信技术
fpga开发·i2c