vivado FPGA烧录报错

ERROR: [Labtools 27-3165] End of startup status: LOW

ERROR: [Common 17-39] 'program_hw_devices' failed due to earlier errors.

在烧录bit流文件时,出现烧录不进去,报以上的错误。问题情况不分先后顺序,自行测试

第一种情况:检查vivado型号是否正确

第二种情况:硬件问题或者电路问题

  1. 首先排查焊接问题。
  2. 降低JTAG下载速率。
  3. 重启Vivado/ISE。
  4. 下载器不适配,试试相同属性板子是否能够与下载器适配。
  5. 还有可能芯片部分损毁,换一块片子试试。

第三种情况: 引脚电平问题

与PCB工程师确定引脚上拉还是下拉,这是电路的设置,在vivado中尽量不要去修改,还是让电路更改为好。,如果电路实在无法更改再更改这里的设置。以我的建议还是重新更改电路为好,要么重新设计电路。

相关推荐
qq_小单车1 天前
xilinx-DNA
fpga开发·xilinx
Flamingˢ1 天前
FPGA中的嵌入式块存储器RAM:从原理到实现的完整指南
fpga开发
Flamingˢ1 天前
FPGA中的存储器模型:从IP核到ROM的深度解析与应用实例
网络协议·tcp/ip·fpga开发
FPGA小c鸡2 天前
【FPGA深度学习加速】RNN与LSTM硬件加速完全指南:从算法原理到硬件实现
rnn·深度学习·fpga开发
Aaron15882 天前
通信灵敏度计算与雷达灵敏度计算对比分析
网络·人工智能·深度学习·算法·fpga开发·信息与通信·信号处理
博览鸿蒙2 天前
IC 和 FPGA,到底区别在哪?
fpga开发
思尔芯S2C2 天前
FPGA原型验证实战:如何应对外设连接问题
fpga开发·risc-v·soc设计·prototyping·原型验证
Flamingˢ2 天前
FPGA实战:VGA成像原理、时序详解与Verilog控制器设计与验证
fpga开发
FPGA_小田老师2 天前
xilinx原语:OSERDES2(并串转换器)原语详解
fpga开发·lvds·xilinx原语·oserdese·并串转换
Blossom.1182 天前
从数字大脑到物理实体:具身智能时代的大模型微调与部署实战
人工智能·python·深度学习·fpga开发·自然语言处理·矩阵·django