若要将状态改回成"synth_design Complete"，可进行如下操作：
1.清空IP缓存区数据：在Tcl Console窗口中输入"config_ip_cache ‑clear_output_repo"，此时工程中IP缓存数据被清除；
2.禁用IP缓存：在Tcl Console窗口中输入"config_ip_cache ‑disable_cache"；
3.在对应的IP核处右键，选择"Reset Output Products"，弹出窗选择"Reset"，等待运行
一、板卡连接JTAG导致固化程序启动失败
打开VIVADO 硬件管理器，扫描FPGA器件，之后断电重启，出现间歇性启动失败（FPGA已经固化程序）。拔掉仿真器后均能正常启动。
查阅XILINX官网相关资料，当出现以下三种现象时，则就有可能出现间歇性启动失败（三种现象需全部满足）。
a) 使用除JTAG以外的其他启动方式
b) 连接了JTAG仿真器，并在VIVADO界面中打开了Hardware Manager，现在众多VIVADO版本均会自动扫描器件（前提是板卡断电之前已经扫描过链路，并且Hardware Manager未关闭）
c) 板卡已经重新上电
在调试过程中，上述三种条件很容易满足，究其根本就是启动（除JTAG外）时的配置过程被JTAG检测器件、读取寄存器状态的过程打断，中断后并不会重新进行配置。
二、如何修改Xilinx IP中文件的只读属性？
文档来源：如何修改Xilinx IP中文件的只读属性？-腾讯云开发者社区-腾讯云
- 、修改IP的Synthesizs Options为Global
- 、同样是在上图中的Source File Properties窗口中的Propertie项中找到IS_MANAGED选项，将后面的"√"去掉。
三、综合策略
在Xilinx综合选项中，"global" 和 "out of context per IP" 是两种不同的综合策略。
"Global"综合选项是指对整个设计进行综合。综合器会将整个设计视为一个整体，对所有模块和逻辑进行全局优化和优化。这种选项适用于整个设计的全局优化和综合。
"Out of context per IP"综合选项是指对每个IP核或模块单独进行综合。综合器会将每个IP核或模块视为独立的实体，分别进行综合和优化。这种选项适用于需要对设计中的不同IP核或模块进行独立优化和综合的情况。
选择哪种综合选项取决于设计的需求和优化目标。全局综合可以实现更全面的优化，但可能会增加综合时间和资源占用。而针对每个IP核的上下文综合可以提供更精细的控制和优化，但可能需要更多的手动设置和管理。
四、DRC检查
Vivado 工具中提供了"方法论报告 (Report Methodology)"，专用于检查是否符合方法论指南要求。这些工具根据所处的设计进程阶段运行不同的检查。
• RTL 设计：RTL lint 风格检查
• 综合设计和实现设计：网表、约束和时序检查。
在"工程模式 (Project Mode)"下，这些工具默认会在实现（opt_design 或 route_design）期间自动运行
"Report Methodology"。要手动运行这些检查，请使用以下任一方法：
• 在 Tcl 提示符处，打开要验证的设计，并输入以下 Tcl 命令：report_methodology
• 要从 Vivado IDE 运行这些检查，请打开要验证的设计，选择"Reports" → "Report Methodology"。
建议：要识别常见的设计问题，请在首次对设计进行综合时运行此报告。添加重要模块、发生重大约束变更或者重大时钟电路变更后，再次运行此报告。
五、Vivado中添加新的flash的型号
六、Using cached IP results
参考：https://blog.csdn.net/u012342996/article/details/120912934
Vivado 中IP status显示"Using cached IP results"，如下图所示，该情况多出现在直接复制IP核文件到工程目录中时出现，可改可不改；
若要将状态改回成"synth_design Complete"，可进行如下操作：
1.清空IP缓存区数据：在Tcl Console窗口中输入"config_ip_cache ‑clear_output_repo"，此时工程中IP缓存数据被清除；
2.禁用IP缓存：在Tcl Console窗口中输入"config_ip_cache ‑disable_cache"；
3.在对应的IP核处右键，选择"Reset Output Products"，弹出窗选择"Reset"，等待运行
4.再在对应的IP核处右键，选择"Generate Output Products",弹出框选择"Generate",等待Vivado生成IP核
5.生成IP核后，Vivado自动运行综合，综合完毕后，要修改的IP核状态即变为"synth_design Complete"
参考文档
1.xilinx官方文档"ug896-vivado-ip"中"Setting the IP Cache"章节
- xilinx官方文档"ug835-vivado-tcl-commands"中"config_ip_cache"章节