vivado 调试术语

1、ILA
Integrated Logic Analyzer (ILA) 功能支持您在 FPGA 或 Versal ™ 器件上对实现后的设计执行系统内调试。需要监控设计 内的信号时， 应使用此功能。另外 ， 您还可以使用此功能触发硬件事件并以系统级速度采集数据。 ILA 核心可在 RTL 代码中例化 ， 或者也可在 Vivado 设计流程中完成综合后插入。本指南的"系统内逻辑设计"和"在 硬件中调试逻辑设计"部分包含有关 ILA 核及其在 Vivado ® Design Suite 中的使用方法的详细信息。如需获取有关 ILA IP 核的详细文档记录 ， 请参阅《 Integrated Logic Analyzer LogiCORE IP 产品指南》 ( PG172 ) 。
2、 VIO
Virtual Input/Output (VIO) 调试功能可实时监控和驱动内部 FPGA 或 Versal ACAP 信号。如果无法通过物理方式访问 目标硬件， 则可使用此调试功能来驱动并监控真实硬件上存在的信号。 此调试核需在 RTL 代码中例化 ， 因此您需要事先明确要驱动的信号线。该核列在 IP 目录的" Debug "类别下。本指南 的"在硬件中调试逻辑设计"部分包含有关 VIO 核及其在 Vivado Design Suite 中的使用方法的详细信息。如需获取有 关 VIO IP 核的详细文档记录 ， 请参阅《 Virtual Input/Output LogiCORE IP 产品指南》 ( PG159 ) 。
3、IBERT
Integrated Bit Error Ratio Tester (IBERT) Serial Analyzer 设计支持系统内串行 I/O 验证和调试。这样您即可在基于 FPGA 的系统内对自己的高速串行 I/O 链路进行测量和最优化。赛灵思建议使用 IBERT Serial Analyzer 来解决各种系统 内调试和验证问题， 从简单的时钟设置和连接问题到复杂的裕度分析和通道最优化问题都不在话下。 赛灵思建议在向接收到的信号应用接收器均衡后， 使用 IBERT Serial Analyzer 来测量信号质量。这样可确保在发射到接 收通道中的最优点执行测量， 从而确保获取真实准确的数据。用户可通过在 IP 目录中选择、配置和生成 IBERT 核并选 择该核的"打开设计示例 (Open Example Design) "功能来访问此设计。本指南的"串行 I/O 硬件调试流程"和"在硬 件中调试串行 I/O 设计"提供了有关 IBERT 核及其在 Vivado Design Suite 中的使用方法的更多详情。如需获取有关 IBERT 设计的详细文档记录 ， 请参阅《 Integrated Bit Error Ratio Tester 7 Series GTX Transceivers LogiCORE IP 产品指 南》( PG132 ) 、《 Integrated Bit Error Ratio Tester 7 Series GTP Transceivers LogiCORE IP 产品指南》 ( PG133 ) 和 《Integrated Bit Error Ratio Tester 7 Series GTH Transceivers LogiCORE IP 产品指南》 ( PG152 ) 。
4、JTAG-to-AXI Master
注释 ： 在 Versal ACAP 器件上不支持 JTAG-to-AXI Master ， 因为内置 CIPS AXI Master 接口可搭配 Debug Packet Controller (DPC) 来生成 AXI 传输事务 ， 无需其它 IP 。 JTAG-to-AXI Master 调试功能用于生成 AXI 传输事务 ， 这些传输事务将与硬件中运行的系统中的各种 AXI-Full 和 AXI
Lite 从核进行交互。赛灵思建议使用该核在运行时生成 AXI 传输事务以及调试或驱动 FPGA 内部 AXI 信号。该核也可 在无处理器的设计内使用。 该核列在 IP 目录的" Debug "类别下。本指南的"在硬件中调试逻辑设计"部分包含有关 JTAG-to-AXI Master 核及其 在 Vivado Design Suite 中的使用方法的详细信息。如需获取有关 JTAG-to-AXI IP 核的详细文档记录 ， 请参阅《 JTAG to AXI Master LogiCORE IP 产品指南》 ( PG174 ) 。
5、 Debug Hub
在 7 系列和 UltraScale 架构上 ， Vivado Debug Hub 核可在 FPGA 器件的 JTAG 边界扫描 (BSCAN) 接口与下列类型的 Vivado 调试核之间提供 1 个接口 ：
• Integrated Logic Analyzer (ILA)
• Virtual Input/Output (VIO)
• Integrated Bit Error Ratio Tester (IBERT)
• JTAG-to-AXI
• 存储器 IP
重要提示 ！ Vivado Debug Hub 核无法例化到设计中。该核由 Vivado 在 opt_design 阶段中插入。
6、AXI4 Debug Hub在 Versal ™ ACAP 架构上 ， AXI4 Debug Hub 作为 IP 核 ， 可在 CIPS 的 AXI4 Master 接口与 Vivado 硬件调试核上的 AXI4-Stream 接口之间提供接口 ， 其中包括 ：
• Integrated Logic Analyzer (ILA)
• Virtual Input/Output (VIO)
• 软核存储器 IP
注释 ： 像先前架构一样 ， 在 Versal 器件上 ， AXI4 Debug Hub 既可手动例化为 IP ， 也可在执行 opt_design 期间自动 插入。
7、System ILA
System Integrated Logic Analyzer (System ILA) IP 核是一种逻辑分析器 ， 它支持您对 FPGA 器件上的实现后的设计执行 系统内调试。如需监控 IP integrator 块设计中的接口和信号 ， 请使用此 IP 。另外 ， 您还可以使用此功能来触发硬件事 件相关的接口和信号并以系统级速度采集数据。这样可确保对 FPGA 或 ACAP 上的设计进行调试时 ， 能够在硬件管理 器中直观演示接口事件。此 IP 可提供 AXI 接口调试和监控功能以及 AXI4-MM 和 AXI4-Stream 协议检查能力。 由于 System ILA 核与受监控的设计同步 ， 因此应用于您的设计的所有设计时钟约束也同样会应用于该 System ILA 核的 组件。如需获取有关 System ILA IP 核的详细文档记录 ， 请参阅《 System Integrated Logic Analyzer LogiCORE IP 产品 指南》( PG261 ) 。
注释 ： 在 Versal ™ 器件上 ， 可通过使用 Versal ILA 核来使用 System ILA 。
8、Debug Bridge
注释 ： 在 Versal 架构上不支持 Debug Bridge IP 。
Debug Bridge IP 核属于可提供多个选项的控制器 ， 用于与设计中的调试核进行通信。 Debug Bridge 的主要用例是使用赛灵思虚拟线缆 (XVC) 通过以太网或其它接口远程调试设计 ， 无需 JTAG 线缆。 另一种常见用例是用于调试 Dynamic Function eXchange 和含现场更新的串联 (Tandem with Field Updates) 设计。如需 了解有关 Tandem with Field Updates 流程和 Debug Bridge 的更多信息 ， 请参阅《 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南》 ( PG213 ) 。 在 JTAG 并非首选通信和调试机制的系统中 ， 也可将 Debug Bridge 与 PCIe ® 核搭配使用。如需了解有关将 PCIe 核与 Debug Bridge 搭配使用的 XVC 流程的更多信息 ， 请参阅《 UltraScale+ Integrated Block for PCI Express LogiCORE IP 产品指南》( PG213 ) 。 如需获取有关 Debug Bridge IP 核的详细文档 ， 请参阅《 Debug Bridge LogiCORE IP 产品指南》 ( PG245 ) 。
9、In-System IBERT
注释 ： In-System IBERT 仅在 UltraScale 和 UltraScale+ 上受支持。
In-System IBERT IP 支持您使用 Vivado Serial I/O Analyzer 对设计中的 UltraScale 和 UltraScale+ 收发器执行二维眼图 扫描。当收发器与系统其余部分进行交互时， 此 IP 会使用来自设计的数据来实时绘制收发器眼图。此 IP 可与设计中的 用户逻辑或基于赛灵思收发器的 IP （ 例如 ， " GT " Wizard 或 Aurora 等 ） 集成。 如需获取有关 In-System IBERT IP 的详细文档记录 ， 请参阅《 In-System IBERT LogiCORE IP 产品指南》 ( PG246 ) 。
10、IBERT GTR
IBERT UltraScale+ GTR 可用于评估和监控 Zynq UltraScale+ MPSoC 器件中的 GTR 收发器。您可利用此功能完成以下
任务 ：
• 对用户数据执行眼图扫描
• 更改 GTR 设置
• 查看链路状态
• 检查所有 GTR 通道使用的所有 PLL 的"锁定"状态 但 IBERT GTR 无法提供以下功能 ：
• 对原始 PRBS 数据模式执行眼图扫描
• 测量误码率 （ 无比特计数器或误差计数器 ）
请注意 ， 这是基于软件的解决方案 ， 即 ， 在器件的可编程逻辑中无需 IP 或逻辑。