clocking wizard IP核通过AXI4-Lite接口实现动态重新配置应用实例

在最近的FPGA应用中,应用到了基于Zynq 7000的Uart串口设计,为了让串口的时钟更精确,采用了外部时钟模式,如下图所示。外部时钟连接到了Clocking Wizard IP核的输出端。

在串口通信时,发现串口有错码出现。例如,循环发送A1,接收到的大部分数据是正确的,但偶尔会出现42、76等不可预期的数。

出现这种情况,时钟是最大的怀疑因素。将Uart的时钟改为Zynq的输出时钟,再进行串口通信,则数据接收正常,不再有乱码出现。

查看Clocking Wizard IP核的设置,如下图所示:

由上述情况可以推断,在Clocking Wizard IP核配置为动态可配置模式时,需要的配置参数比较复杂,如果配置不准确,输出时钟作为其他设备的稳定时钟输入可能会有误差。

相关推荐
秋风战士4 小时前
通信算法之336 :3GPPMixed Mode Turbo Decoder
算法·matlab·fpga开发·信息与通信·基带工程
国科安芯10 小时前
国产MCU芯片在船舶压力传感器中的应用探索与实践
网络·单片机·嵌入式硬件·fpga开发·车载系统
学工科的皮皮志^_^11 小时前
PCIE学习
经验分享·嵌入式硬件·学习·fpga开发·pcie
ShiMetaPi17 小时前
操作【GM3568JHF】FPGA+ARM异构开发板 使用指南:串口
arm开发·单片机·嵌入式硬件·fpga开发·rk3568
Topplyz19 小时前
在FPGA中实现DDS方案详解(频率,幅度,波形可调)
fpga开发·dds
第二层皮-合肥1 天前
FPGA工程师11实战项目-基于PCIe的高速ADC采集项目
fpga开发
szxinmai主板定制专家1 天前
RK3576+FPGA储能协调控制器,光伏、风电、储能
arm开发·嵌入式硬件·fpga开发·能源·1024程序员节
Moonnnn.2 天前
【FPGA】时序逻辑计数器——Verilog实现
fpga开发
promising-w2 天前
【FPGA】时序逻辑计数器设计仿真验证
fpga开发
cmc10282 天前
139.MIG DDR数据位宽选择72bit,带ecc时dm管脚会消失
fpga开发