vivado MAX_NAMES

MAX_NAMES属性允许您控制单个设计规则报告的对象数量

返回对象列表的检查(DRC)。默认值为15。有关运行DRC的更多信息,

请参阅《Vivado设计套件用户指南:系统级设计入门》(UG895)[参考15]。

重要提示:MAX_NAMES属性仅对包含对象列表的DRC有效

(通常在DRC消息的末尾)。

架构支持

所有架构

适用对象

•设计规则检查对象(get_drc_checks)

价值观

整数值为0或更大。默认值为15。值为0将导致默认值为15

被报道。
Syntax
Verilog and VHDL Syntax
Not applicable
XDC Syntax
set_property MAX_NAMES <value> [get_drc_checks <id>]
Where:
• <id> is the DRC ID recognized by the Vivado Design Suite
• <value> is the number of elements that should be returned for any list of objects.
XDC Syntax Example
#Increase the number of reported UCIO-1 objects to 52
set_property MAX_NAMES 52 [get_drc_checks UCIO-1]

相关推荐
ZYNQRFSOC21 小时前
基于XCKU5P纯逻辑 NVME测试
fpga开发
FPGA小迷弟1 天前
使用FPGA开发高速AD/DA芯片的接口学习
fpga开发
stars-he1 天前
FPGA学习笔记(6)逻辑设计小结与以太网发送前置
笔记·学习·fpga开发
燎原星火*1 天前
FPGA 逻辑级数
fpga开发
175063319452 天前
Vivado Zynq7020 生成正弦波(查表法) + 行为级仿真
fpga开发
Terasic友晶科技2 天前
4-DE10-Nano的HDMI方块移动案例——I2C通信协议
fpga开发·i2c·hdmi·de10-nano·i2c通信协议
云雾J视界2 天前
FPGA在AI时代的角色重塑:硬件可重构性与异构计算的完美结合
fpga开发·边缘计算·gpu·vitis·ai推理·azure云·异构编程
s09071363 天前
FPGA中CIC设计注意事项
算法·fpga开发·cic滤波器
Aaron15883 天前
RFSOC+VU13P在无线信道模拟中的技术应用分析
数据结构·人工智能·算法·fpga开发·硬件架构·硬件工程·射频工程
碎碎思3 天前
BerkeleyLab Bedrock:为 FPGA 与加速计算打造的开源基石
fpga开发·开源