vivado MAX_NAMES

MAX_NAMES属性允许您控制单个设计规则报告的对象数量

返回对象列表的检查(DRC)。默认值为15。有关运行DRC的更多信息,

请参阅《Vivado设计套件用户指南:系统级设计入门》(UG895)[参考15]。

重要提示:MAX_NAMES属性仅对包含对象列表的DRC有效

(通常在DRC消息的末尾)。

架构支持

所有架构

适用对象

•设计规则检查对象(get_drc_checks)

价值观

整数值为0或更大。默认值为15。值为0将导致默认值为15

被报道。
Syntax
Verilog and VHDL Syntax
Not applicable
XDC Syntax
set_property MAX_NAMES <value> [get_drc_checks <id>]
Where:
• <id> is the DRC ID recognized by the Vivado Design Suite
• <value> is the number of elements that should be returned for any list of objects.
XDC Syntax Example
#Increase the number of reported UCIO-1 objects to 52
set_property MAX_NAMES 52 [get_drc_checks UCIO-1]

相关推荐
DS小龙哥8 小时前
基于Zynq FPGA的雷龙SD NAND存储芯片性能测试
fpga开发·sd nand·雷龙·spi nand·spi nand flash·工业级tf卡·嵌入式tf卡
上理考研周导师18 小时前
第二章 虚拟仪器及其构成原理
fpga开发
FPGA技术实战19 小时前
《探索Zynq MPSoC》学习笔记(二)
fpga开发·mpsoc
bigbig猩猩1 天前
FPGA(现场可编程门阵列)的时序分析
fpga开发
Terasic友晶科技1 天前
第2篇 使用Intel FPGA Monitor Program创建基于ARM处理器的汇编或C语言工程<二>
fpga开发·汇编语言和c语言
码农阿豪1 天前
基于Zynq FPGA对雷龙SD NAND的测试
fpga开发·sd nand·spi nand·spi nand flash·工业级tf卡·嵌入式tf卡
江山如画,佳人北望2 天前
EDA技术简介
fpga开发
淘晶驰AK2 天前
电子设计竞赛准备经历分享
嵌入式硬件·fpga开发
最好有梦想~2 天前
FPGA时序分析和约束学习笔记(4、IO传输模型)
笔记·学习·fpga开发