vivado MAX_NAMES

MAX_NAMES属性允许您控制单个设计规则报告的对象数量

返回对象列表的检查(DRC)。默认值为15。有关运行DRC的更多信息,

请参阅《Vivado设计套件用户指南:系统级设计入门》(UG895)[参考15]。

重要提示:MAX_NAMES属性仅对包含对象列表的DRC有效

(通常在DRC消息的末尾)。

架构支持

所有架构

适用对象

•设计规则检查对象(get_drc_checks)

价值观

整数值为0或更大。默认值为15。值为0将导致默认值为15

被报道。
Syntax
Verilog and VHDL Syntax
Not applicable
XDC Syntax
set_property MAX_NAMES <value> [get_drc_checks <id>]
Where:
• <id> is the DRC ID recognized by the Vivado Design Suite
• <value> is the number of elements that should be returned for any list of objects.
XDC Syntax Example
#Increase the number of reported UCIO-1 objects to 52
set_property MAX_NAMES 52 [get_drc_checks UCIO-1]

相关推荐
技术小白爱FPGA3 小时前
zynq7000- linux平台 PS读写PL测试
linux·fpga开发
Z22ZHaoGGGG3 小时前
verilog中数据跨时钟处理方法
单片机·嵌入式硬件·fpga开发·自动化
FPGA_小田老师5 小时前
FPGA基础知识(十):深入理解建立时间与保持时间违例
fpga开发·时序约束·建立时间违例·保持时间违例
贝塔实验室7 小时前
LDPC 码的度分布
线性代数·算法·数学建模·fpga开发·硬件工程·信息与通信·信号处理
javajenius1 天前
Quartus II下载安装教程Quartus II 18保姆级安装步骤(附安装包)
其他·fpga开发
颜子鱼1 天前
FPGA中复位信号的省略
fpga开发
cycf1 天前
面向模块的综合技术之过约束(十)
fpga开发
颜子鱼1 天前
FPGA-状态机架构
fpga开发
颜子鱼1 天前
FPGA-状态机
fpga开发
GateWorld1 天前
FPGA设计中的“幽灵信号:一条走线,两种命运——浅析路径延迟导致的逻辑错误
fpga开发