FPGA时序约束

FPGA时序约束

目录

  • 前言
  • 1、建立和保持时间
    • [1.1 建立时间](#1.1 建立时间)
    • [1.2 保持时间](#1.2 保持时间)
  • [2 时序路径](#2 时序路径)
  • [2 具体约束](#2 具体约束)
    • [2.1 IO约束](#2.1 IO约束)
      • [2.1.1 管脚约束](#2.1.1 管脚约束)
      • [2.1.2 延迟约束](#2.1.2 延迟约束)
      • [2.1.3 虚拟时钟](#2.1.3 虚拟时钟)
    • 2.2周期约束,FPGA内部的时序路径
      • [2.2.1 主时钟](#2.2.1 主时钟)
      • [2.2.2 衍生时钟](#2.2.2 衍生时钟)
      • [2.2.3 主时钟之间的相互关系](#2.2.3 主时钟之间的相互关系)
      • [2.2.4 使用BUFGMUX 时钟选择的使用](#2.2.4 使用BUFGMUX 时钟选择的使用)
    • [2.3 最大最小延迟约束](#2.3 最大最小延迟约束)
    • [2.4 两种时序例外](#2.4 两种时序例外)
      • [2.4.1 多周期路径](#2.4.1 多周期路径)
        • [2.4.1.1 单时钟域](#2.4.1.1 单时钟域)
        • [2.4.1.2 时钟相移](#2.4.1.2 时钟相移)
        • [2.4.1.3 慢到快](#2.4.1.3 慢到快)
        • [2.4.1.4 快到慢](#2.4.1.4 快到慢)
      • [2.4.2 伪路径](#2.4.2 伪路径)
  • [3 实战](#3 实战)
    • [3.1 主时钟约束](#3.1 主时钟约束)
    • [3.2 创建衍生时钟](#3.2 创建衍生时钟)
    • [3.3 延迟约束](#3.3 延迟约束)
    • [3.4 伪路径](#3.4 伪路径)
    • [3.5 多周期约束](#3.5 多周期约束)
  • [4 实际项目约束](#4 实际项目约束)
  • 总结

前言

为什么要进行时序约束:就是告诉软件端口的输入的周期、延迟等的关系,然后更好的布局布线如果我们不加这些约束,那么软件无法知道我们的时钟周期的情况,因此布局布线之后,就不会有时序违例的警告,导致错了我们也不知道

核心在于防止出现建立或者保持时间不满足导致出现亚稳态


1、建立和保持时间

1.1 建立时间

看两个触发器,也就是说看两个时钟沿。

建立时间容线:数据要在第二个时钟上升沿(捕获沿)之前提前来到。

1.2 保持时间

保持时间,是在同一个时钟沿进行分析。从当前时钟沿数据开始保持开始,且当前时钟沿也开始发另外一个数据,但是这个数据必须在保持时间完成之后来到。也就是这个保持时间容限。

小结:建立时间和保持时间,主要的就是明白其保持和建立时间容限

2 时序路径

有4个时序路径,针对不同的时序路径会有不同的约束方式。

2 具体约束

2.1 IO约束

2.1.1 管脚约束

管脚和电平的约束。

这里需要注意的就是差分端接,V6芯片是需要用IBUFDS来制定端接为差分。ULTRASCALE 需要手动去指定。

2.1.2 延迟约束

输入时钟(同一个时钟下)和输入数据之间的关系:数据相对时钟 的延迟最大/最小时间,set_input_delay

注意:延迟只是说明,告知软件有这个延迟关系,而不是去改变这个延迟

2.1.3 虚拟时钟

IO约束 中的延迟约束 的时候,约束的是外部输入数据时钟 之间的关系,但是有一种情况,就是只有数据是从外部输入的,但是采集这个数据的时钟是FPGA内部的且不满足和主时钟为整数倍的频率关系 (也就说只要捕获时钟是主时钟,或者产生的衍生时钟是和主时钟为整数倍的频率关系,在输入这一侧,就不用创建虚拟时钟),因此需要对这个内部的时钟创建为虚拟时钟,有了这个虚拟时钟,才能继续为数据和时钟设定延迟关系。

这个虚拟时钟,对输出来说,就是输出的时候没有随路时钟给到下游器件





虚拟时钟需要在约束I/O延迟之前定义:也就是说先有时钟名,再定义延迟

小结:IO约束,一个是管脚 ,一个数据和时钟之间的延迟 。数据和时间的延迟又分为是否为捕获时钟有还是没有(对于输入和输出都要判断),有时钟但是不满足和主时钟为整数倍的频率关系(衍生时钟)则需要虚拟时钟,否则不,对于输出也一样

2.2周期约束,FPGA内部的时序路径

2.2.1 主时钟

命令:create_clock

主时钟:

  • 外部时钟源 ,通过时钟管脚进去的。通过时钟管脚进去的,布局布线是不一样的。
  • GT时钟。在绑定GT时钟的时候,7系列需要RX、TX都要绑定。ULTRASCALE只需要绑定RX时钟

怎么查看主时钟:


  • 主时钟之间的关系:
    如果需要设定主时钟的关系,则

默认是占空比为50%,0时刻出现上升沿。

只约束P端即可。

2.2.2 衍生时钟

命令:create_generated_clock

这个命令不是设定周期或者波形,而是描述时钟电路如何对上级时钟进行转换

-source 是只master clock,可以是主时钟,也可以是衍生时钟。

衍生时钟分为下面两种:

  • vivado自动推导的。

  • 用户自定义的。

    需要注意的是如果使用vivado自动推导的,可能会和自己定义始终名称产生冲突。解决方法是,重新以自动推导的名字,再自定义一下

2.2.3 主时钟之间的相互关系

命令:create_clock_group

一般大的工程,都会有多个主时钟(注意,也可以是衍生时钟),当这几个时钟是异步的时候(没有任何相位关系,如果是同步的,即MMCM产生的时钟相位是一定的,但是频率不同 ),则需要用下面的命令来指定时钟的关系。asychronous(即:相位关系不确定

这个命令的另一个作用:验证同一个时钟端口 ,在不同时钟频率下 的时序收敛情况。如端口clk1,clk2,其中clk2为100MHZ,clk1想测量在50MHZ,100MHZ,200MHZ下的时钟情况,为了免得多次去设定综合,就可以这样去设定,同时去分析。如下图:

步骤:

  • 创建主时钟。同一个端口用不同时钟使用 -add
  • 设定同一个端口的主时钟之间的关系。这里同一个端口用不同时钟,这个关系用:物理上不是功用的,-physically_exclusive
  • 创建端口主时钟之间 的关系:-asynchronous。其中同一个端口的哟个" "来囊括
    这里的时钟组包括同一个端口的时钟组不同端口的时钟组
    注意:这里时钟之间的关系,可以是衍生时钟之间的关系,也可以是主时钟之间的关系

2.2.4 使用BUFGMUX 时钟选择的使用

如果MMCM输出的衍生时钟被选择性的使用,则需要进行以下约束

2.3 最大最小延迟约束

即:

· 端口到端口

  • reg到reg之间,这里不同的reg是单独使用其自己的时钟,即异步电路。对于异步电路来说,都是通过设计来保证,而不是通过约束来保证

2.4 两种时序例外

2.4.1 多周期路径

正常的时序分析都是以单周期来做分析,即发起沿和捕获沿是相邻的时钟沿。建立时间是在时刻2,保持时间的检查是在建立时间的前一个时钟沿。

具体的细节和延伸暂时讲,后续遇到了再说。

...

2.4.1.1 单时钟域
2.4.1.2 时钟相移
2.4.1.3 慢到快
2.4.1.4 快到慢

2.4.2 伪路径

就是该路径的的电路功能不会有问题,后者不需要加时序约束,这样可以减少工具优化时间,避免软件对这个部分进行时序约束。

需要注意的是,为伪路径约束是单向的。如果两个时钟(跨时钟域)之间会相互的传递信息,则需要双向约束

3 实战

梳理时钟树:

**注意:**一般以为没有任何约束,软件就不知道我们时钟周期,就不会有时序警告,但是MMCM会自动加上时序约束 ,这样就会有时序警告

分析时钟都有哪些:这里是2个主时钟,4个衍射时钟。其中材clk2,不是衍生时钟(衍射时钟一般是MMCM或者PLL产生的,或者用户自定义的,这里BUFG不是属于衍生时钟)。

MMCM会对输入的主时钟,和输出的衍生时钟进行自动约束

3.1 主时钟约束

创建主时钟:

3.2 创建衍生时钟

创建衍生时钟

注意: -name 后面是时钟输出的名字,这里的source后需要跟两个路径,第一个为该时钟的master clock的路径,第二个为该时钟的路径(就是时钟输出的位置)。

这里名字可以设定为其他名字,不一定要和自动推导的一样。

看看时钟的交互情况 来设定时钟组:clk_tx和clk_rx有跨时钟域的交互,但是是同步的,所以设定为伪路径,其实异步的好像也设置为伪路径?(也就是说PLL或者MMCM出来的不同频,但是同相的,可以不去进行时序分析,又这个是跨时钟域,通过设计去优化了,更不用时序分析了,所以设置为伪路径)。。。。然后就是clk_samp和clk2之间有交互,就是异步时钟,没有明确的相位关系,那就设定为异步 asynchronous

这里使用get_clocks,因为我们之前已经定义好了时钟的名字了

3.3 延迟约束


输入管脚的延迟约束,除了复位信号以外,其他的都需要进行约束,因为复位是异步复位,异步是需要设置为伪路径的。

首先判断捕获时钟 (无论是输入还是输出,都从捕获时钟来开始分析,这是分析数据和时钟之间的关系时钟已经创建了,就不用管时钟输入的引脚了,现在主要看数据端口 )是主时钟还是衍生时钟,如果是衍生时钟且时钟频率不是主时钟的整数倍 ,就要创建虚拟时钟,否则可以直接用set_input_delay...(如果输入的有随路时钟,也不需要用虚拟时钟)

输出的没有随路时钟,也需要创建虚拟时钟。

(第三个创建:如果输入,判断PCB上有Clock Buffer导致时钟延迟不同,有的话创建虚拟时钟)

  • rxd_pin: 捕获时钟的是 clk_rx 也就是200MHZ的时钟,和主时钟是一致的,是主时钟频率的倍数(1倍),因此不需要虚拟时钟
  • txd_pin:没有随路时钟,需要虚拟时钟
  • lb_sel_pin:捕获时钟是clk_tx(166.7MHZ),不是整数倍的主时钟关系,因此需要衍生时钟
  • led_pins:捕获时钟是clk_tx(166.7MHZ),不是整数倍的主时钟关系,因此需要衍生时钟
  • spi_mosi_pin,捕获时钟是spi_clk(166.7MHZ),虽然不是整数倍的主时钟关系,但是有随路时钟,所以不需要虚拟时钟
  • dac_*,捕获时钟是spi_clk(166.7MHZ),虽然不是整数倍的主时钟关系,但是有随路时钟,所以不需要虚拟时钟

3.4 伪路径

  • 跨时钟域的数据传输设置为伪路径
  • 异步复位也需要添加为伪路径

3.5 多周期约束

暂时不管

在这里插入图片描述

4 实际项目约束


总结

  • 建立时间和保持时间,主要的就是明白其保持和建立时间容限
  • IO约束,一个是管脚 ,一个数据和时钟之间的延迟 。数据和时间的延迟又分为是否为捕获时钟有还是没有(对于输入和输出都要判断),有时钟但是不满足和主时钟为整数倍的频率关系(衍生时钟)则需要虚拟时钟,否则不,对于输出也一样
  • 内部时钟约束:单个时钟约束、时钟和时钟之间的约束(包括衍生时钟)
  • 端到端
  • 了解实际项目中,需要做什么约束
  • 欢迎一起交流学习,如有错误之处,还请各位指正。

参考资料

[1] FPGA系列教学

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