一、88E1111简介
88E1111这款芯片是Marvel公司的产品，算是早期产品，但是市面上通用量较高，目前仍在大量使用，当然该公司也推出新产品，如88E1512，后续会有续篇，本篇文章重点讲述88E1111。
88E1111支持MII协议（十兆/百兆）、GMII（十兆/百兆/千兆）、RGMII（十兆/百兆/千兆）、SGMII（十兆/百兆/千兆）、光口传输，该款芯片是一个多面手，目前Marvel公司还没有能全面匹敌该款多协议支持的新产品；
M88E1111BAB1I000 117pin
M88E1111BAB2I000（88E1111-B2-BAB2I000）
二、88E1111的引脚定义
2.1 数据和控制引脚
MDI[0]+/-~MDI[3]+/-：该通信信号 连接到RJ45；
GTX_CLK：千兆以太网的时钟引脚，125Mhz；
TX_CLK：十兆/百兆的时钟引脚，
TX_EN：发送使能引脚；在拉高的范围内，数据有效
TX_ER：错误指示引脚
TXD[0~7]：发送数据端
RX_CLK：十兆/百兆的时钟引脚，
RX_DV：数据有效引脚
RX_ER：错误指示引脚
RXD[0~7]：接收数据端
CRS ：Carrier Sense，载波侦测信号，，不需要同步于时钟，只要数据传输，CRS就有效；
CRS只有PHY在半双工模式下有效，GMII/MII协议时使用；
COL：Collision Detectd，冲突检测信号，不需要同步于时钟，COL只有PHY在半双工模式下有效，10M/100M/1000M时使用。
S_IN+/-：
1）SGMII接口时
PHY芯片输入引脚，1.25Gbps传输，FPGA发送TXD连接到该引脚，可编程50Ω/75Ω（寄存器26.6）
2） 1.25 GHz Serial High Speed接口时，PHY芯片输入引脚
PHY芯片输入引脚，1.25Gbps传输，FPGA发送TXD连接到该引脚，可编程50Ω/75Ω（寄存器26.6）
接到光纤接口，连接到光纤接口的RX引脚；
S_OUT+/-：
1）SGMII接口时，PHY芯片输出引脚
1.25Gbps传输，FPGA接收RXD连接到该引脚，可编程设置50Ω/75Ω（寄存器26.5）
2） 1.25 GHz Serial High Speed接口时，PHY芯片输出引脚
1.25Gbps传输，FPGA接收RXD连接到该引脚，可编程设置50Ω/75Ω（寄存器26.5）
接到光纤接口，连接到光纤接口的TX引脚；
S_CLK+/-：时钟引脚
1）SGMII接口时，输入/输出引脚
625MHz接收时钟，双边沿采样，625MHz*2=1.25Gbps；For Serial Interface modes (HWCFG_MODE[3:0] = 1x00) the S_CLK± pins become Signal Detect±
(SD±) inputs.
2） 1.25 GHz Serial High Speed 接口时，输入引脚
Signal Detect input.（For Serial Interface modes the S_CLK± p）
RXD[3]：1.25 GHz Serial High Speed 接口时，输出引脚
Serial MAC interface Copper Link Status[1] connection.
1 = Copper link up
0 = Copper link down
RXD[2]：1.25 GHz Serial High Speed 接口时，输出引脚
Serial MAC interface Copper Link Status[0] connection.
1 = Copper link down
0 = Copper link up
RXD[1] ：1.25 GHz Serial High Speed 接口时，输出引脚
Serial MAC interface PHY_SIGDET[1] connection.
1 = S_OUT± valid code groups according to clause 36（代码有效）.
0 = S_OUT± invalid（代码无效）
RXD[0]：1.25 GHz Serial High Speed 接口时，输出引脚
Serial MAC interface PHY_SIGDET[0] connection.
1 = S_OUT± invalid
0 = S_OUT± valid code groups according to clause 36
2.2、配置引脚
1） Management Interface and Interrupt
MDC/MDIO：3.3V引脚，最高支持8.3Mhz，MDIO需要上拉1K~20K的电阻；
INTn：该引脚极性，在硬件复位期间通过该引脚拉高或置地设置
Polarity:
0 = Active High （高电平有效）
1 = Active Low
2）Clock/Configuration/Reset/I/O
125CLK：输出引脚，依据MAC生成的125MHz时钟输出；CONFIG[3] pin可以关闭该输出；监测引脚，方便调试，推荐使用。
CONFIG[0~6]：下面会有详细介绍，此处暂略
SEL_FREQ ：内部上拉，Frequency Selection for XTAL1 input
NC = Selects 25 MHz clock input
L = Selects 125 MHz clock input. Internally divided to 25 MHz
XTAL1：Reference Clock
25 MHz ± 50 ppm or 125 MHz ± 50 ppm oscillator input
PLL clocks are not recommended（不推荐使用PLL锁相环）
XTAL2：Reference Clock
25 MHz ± 50 ppm tolerance crystal reference
When the XTAL2 pin is not connected, it should be left floating. There is no option for a 125 MHz crystal（如果不使用就悬空处理，且不连接125MHz）
RESETn：硬件复位引脚
在RESETn上升沿之前，该引脚需要保持低电平，至少达到10个时钟周期以上
正常工作时，该引脚为高电平
COMA：4.7K接地
当拉高该引脚，芯片进入COMA模式，芯片最节能，类似于power down模式，即使CAT 5 cable有活动也不能唤醒芯片，退出COMA模式
当该引脚接GND，退出COMA模式，可正常工作，4.7K电阻接地
2.3 Test测试引脚
HSDAC+/-：该引脚需要悬空处理，可接测点
2.4 Control and Reference
RSET：输入引脚，Constant voltage reference（恒电压基准）
外接5.0 kΩ 1% 电阻到VSS引进
2.5 Power
AVDD： Analog Power. 2.5V
DVDD：Digital Power. 1.0V (Instead of 1.0V, 1.2V can be used)
VDDOH：2.5V Power Supply for LED and CONFIG pins
VDDOX：2.5V Supply for the MDC/MDIO, INTn, 125CLK, RESETn, JTAG pin Power
VDDO： 2.5V I/O supply for the MAC interface pins
三、88E1111配置的设置
88E11111的配置有些坑人，电路设计绘图时需要注意。
回环测试
MDIO/MDC
模式配置
Config0-6
SGMII如果不是有，差分对连接情况
RGMII、GMII、如果使用，数据data的4-7需要注意
FPGA的IP核，可以做到RGMII和GMII的互换，已验证ok
四、88E1111的供电
2.5V/1.2V 芯片产生1V自供电
五、88E1111的匹配
与FPGA相连接的PHY芯片侧，数据和时钟均为单端信号，需要匹配电阻，常选用33R排阻，也可选用电阻
与外部连接的边侧，匹配电阻和泄放通道 Bob-smith电路
隔离变压器
五、88E1111的RJ45连接
5.1、RJ45类别和选型
电流型和电压型
分辨方式：供电分辨，如果供电就是电流型 如果无供电，接地，那就是电压型
5.2、RJ45的隔离器连接和Layout
六、88E1111的Layout
FPGA侧的TX和RX，不需要组间等长，，但是组内需要等长、同层、
RJ45侧，可以距离PHY远些，FPGA侧需要尽可能近些，单端损耗大，易受干扰；