FPGA实现SPI接口，用verilog实现，SPI接口使用例程！！！

SPI接口详解

**SPI（Serial Peripheral Interface）**是一种高速、全双工、同步的通信总线。它常用于连接微控制器和各种外围设备，如EEPROM、FLASH、AD转换器等。SPI接口主要具有以下优点：

• 全双工通信：支持同时发送和接收数据。
• 高速传输：支持100MHz以上的数据传输速率。
• 灵活的字长：可根据应用需求选择消息字长，不限于8位。
• 简单的硬件连接：仅占用四根线（SCK、MOSI、MISO、SS/CS），节省芯片管脚和PCB空间。

然而，SPI接口也存在一些缺点：

• 无寻址机制：通过片选信号选择不同设备，无法像IIC那样通过地址选择。
• 无从设备ACK：主设备无法确认发送的数据是否被从设备成功接收。
• 单主控支持：典型应用中仅支持一个主设备。
• 传输距离短：相比RS232、RS485和CAN总线，SPI的传输距离较短。

SPI接口的信号定义如下：

• SCK（Serial Clock）：串行时钟信号，由主设备提供。
• MOSI（Master Output, Slave Input）：主设备发送，从设备接收的信号。
• MISO（Master Input, Slave Output）：主设备接收，从设备发送的信号。
• SS/CS（Slave Select/Chip Select）：片选信号，用于选择从设备。

SPI的传输模式可以通过设置控制寄存器中的CPOL和CPHA位来配置：

• CPOL（Clock Polarity）：决定时钟空闲时的电平。CPOL=1时，时钟低电平有效；CPOL=0时，时钟高电平有效。
• CPHA（Clock Phase）：定义数据采样的时钟边沿。CPHA=1时，数据采样发生在时钟偶数边沿；CPHA=0时，数据采样发生在时钟奇数边沿。

常见的SPI传输模式有四种：Mode 0（CPOL=0, CPHA=0）、Mode 1（CPOL=0, CPHA=1）、Mode 2（CPOL=1, CPHA=0）和Mode 3（CPOL=1, CPHA=1）。其中，Mode 0和Mode 3最为常见。

SPI接口的Verilog实现

以下是一个简单的SPI接口Verilog实现，包括发送和接收功能。该实现以Mode 0为例。

module spi_master(  
    input clk,             // 系统时钟  
    input rst,             // 复位信号  
    input [23:0] data_out, // 要发送的数据  
    input wr_en,           // 写使能信号  
    output reg sck,        // 串行时钟信号  
    output reg mosi,       // 主设备输出/从设备输入信号  
    output reg csn,        // 片选信号  
    input [23:0] data_in   // 从设备发送的数据（仿真时使用）  
);  
  
// 状态定义  
typedef enum logic [3:0] {  
    IDLE,  
    START,  
    SEND,  
    RECV,  
    STOP  
} state_t;  
  
state_t state, next_state;  
reg [3:0] bit_cnt;        // 位计数器  
reg [23:0] shift_reg;     // 移位寄存器  
  
// 状态转移逻辑  
always @(posedge clk or posedge rst) begin  
    if (rst) begin  
        state <= IDLE;  
    end else begin  
        state <= next_state;  
    end  
end  
  
// 下一个状态逻辑  
always @(*) begin  
    case (state)  
        IDLE: begin  
            if (wr_en) begin  
                next_state = START;  
            end else begin  
                next_state = IDLE;  
            end  
        end  
        START: begin  
            next_state = SEND;  
        end  
        SEND: begin  
            if (bit_cnt == 4'd23) begin  
                next_state = RECV;  
            end else begin  
                next_state = SEND;  
            end  
        end  
        RECV: begin  
            next_state = STOP;  
        end  
        STOP: begin  
            next_state = IDLE;  
        end  
        default: begin  
            next_state = IDLE;  
        end  
    endcase  
end  
  
// 时钟和片选信号生成  
always @(posedge clk or posedge rst) begin  
    if (rst) begin  
        sck <= 0;  
        csn <= 1;  
    end else begin  
        case (state)  
            IDLE, STOP: begin  
                sck <= 0;  
                csn <= 1;  
            end  
            START, SEND, RECV: begin  
                sck <= ~sck; // 时钟翻转  
                if (state == START) begin  
                    csn <= 0; // 拉低片选信号  
                end  
            end  
        endcase  
    end  
end  
  
// 数据发送和接收逻辑  
always @(posedge clk or posedge rst) begin  
    if (rst) begin  
        bit_cnt <= 0;  
        shift_reg <= 0;  
    end else begin  
        case (state)  
            IDLE: begin  
                shift_reg <= data_out; // 加载要发送的数据  
            end  
            SEND: begin  
                if (bit_cnt < 4'd23) begin  
                    mosi <= shift_reg[23]; // 发送最高位  
                    shift_reg <= {shift_reg[22:0], 1'b0}; // 左移一位，并补0  
                    bit_cnt <= bit_cnt + 1;  
                end  
            end  
            RECV: begin  
                // 在此处添加接收逻辑（仿真时使用data_in）  
                // 实际硬件中，MISO信号应由从设备提供  
            end  
            STOP: begin  
                // 可以在此处添加接收完成后的处理逻辑  
            end  
        endcase  
    end  
end  
  
// 仿真时使用的接收数据寄存器（实际硬件中不需要）  
reg [23:0] recv_data;  
always @(posedge clk or posedge rst) begin  
    if (rst) begin  
        recv_data <= 0;  
    end else if (state == STOP) begin  
        // 在此示例中，recv_data仅用于仿真，接收的数据通过data_in提供  
        // 实际硬件中，应根据MISO信号接收数据  
        recv_data <= {23'b0, mosi}; // 示例：仅接收最后一位（不正确，仅用于说明）  
        // 注意：实际接收逻辑应基于完整的MISO信号时序  
    end  
end  
  
endmodule

注意：上述代码中的接收逻辑部分仅用于仿真示例，并不完整。在实际硬件中，接收逻辑应根据MISO信号的时序来编写。

仿真Testbench代码

以下是一个简单的Testbench代码，用于仿真上述SPI接口模块。

module spi_master_tb;  
  
// 输入信号  
reg clk;  
reg rst;  
reg [23:0] data_out;  
reg wr_en;  
  
// 输出信号  
wire sck;  
wire mosi;  
wire csn;  
wire [23:0] recv_data; // 用于仿真接收的数据（实际硬件中不需要）  
  
// 实例化SPI接口模块  
spi_master spi_inst(  
    .clk(clk),  
    .rst(rst),  
    .data_out(data_out),  
    .wr_en(wr_en),  
    .sck(sck),  
    .mosi(mosi), // 在仿真中，mosi信号由spi_master模块提供  
    .csn(csn),  
    .data_in(24'hABCDEF12) // 仿真时提供的接收数据  
);  
  
// 时钟生成  
initial begin  
    clk = 0;  
    forever #5 clk = ~clk; // 100MHz时钟（5ns周期）  
end  
  
// 仿真流程  
initial begin  
    // 初始化信号  
    rst = 1;  
    data_out = 0;  
    wr_en = 0;  
  
    // 等待一段时间以初始化  
    #20;  
  
    // 复位信号拉低  
    rst = 0;  
  
    // 发送数据  
    data_out = 24'h12345678;  
    wr_en = 1;  
    #100; // 等待发送完成  
    wr_en = 0;  
  
    // 等待一段时间以观察接收数据  
    #100;  
  
    // 打印接收数据（用于验证）  
    $display("Received data: %h", recv_data);  
  
    // 结束仿真  
    $finish;  
end  
  
endmodule