【verilog】模十计数器


文章目录


前言

进行 FPGA 模十计数器 实验

  • 仿真结果

代码

  • 主代码
go 复制代码
// module
module count(
	clk,
	rst_n,
	count,
	clk1,
	led
	);


// def io
input clk;
input rst_n;
output reg [3:0] count;
output reg clk1;
output reg [7:0] led;

// always@ part, or main()
always @(posedge clk or negedge rst_n)
begin 
	if (~rst_n)

		begin
			count <= 4'b0000;
			clk1 <= 1'b0;
		end

	else if (count < 4'b0100)
		begin
			count <= count + 1;
			clk1 <= 1'b0;
		end

	else if (count < 4'b1001)
		begin
			count <= count + 1;
			clk1 <= 1'b1;
		end

	else if (count == 4'b1001)
		begin
			count <= 4'b0000;
			clk1 <= 1'b0;
		end
	
// end of whole begin
end




// --------------------------------------- always @ count --------------------------------------- //
always @(count) // todo: write the counter part
begin
	case(count)
		4'd0: led <= 8'b0000_0001;
		4'd1: led <= 8'b0000_0010;
		4'd2: led <= 8'b0000_0100;
		4'd3: led <= 8'b0000_1000;
		4'd4: led <= 8'b0001_0000;
		4'd5: led <= 8'b0010_0000;
		4'd6: led <= 8'b0100_0000;
		4'd7: led <= 8'b1000_0000;
		4'd8: led <= 8'b1111_1111;
		4'd9: led <= 8'b0000_0000;

		// default
		default: led <= 8'b0000_0000;
	endcase
end

endmodule
  • 测试代码
go 复制代码
`timescale 1ns/1ns

// module
module count_tst();
	// distribute value & name
	reg clk;
	reg rst_n;

	wire [3:0] count;
	wire clk1;
	wire [7:0] led;
	
	parameter period = 2;
	
	// init
	initial begin
		clk = 1'b0;
		rst_n = 1'b0;
		
		// delay
		#20 rst_n = 1'b1;
	end

	always
	begin
		#(period/2) clk = ~clk;
	end

	count u0(
		.clk(clk),
		.rst_n(rst_n),
		.count(count),
		.clk1(clk1),
		.led(led)
		);

endmodule

相关推荐
博览鸿蒙8 小时前
成为一个年薪30W+的FPGA工程师是一种什么体验?
fpga开发
喜欢丸子头1 天前
xilinx vivado fir ip(FIR Compiler)核 ADC高采样率,FPGA工作时钟为采样率的1/4,同一个时钟周期来四个数据。
fpga开发
璞致电子1 天前
【PZ-AU15P】璞致fpga开发板 Aritx UltraScalePlus PZ-AU15P 核心板与开发板用户手册
嵌入式硬件·fpga开发·fpga·fpga开发板·xilinx开发板
红糖果仁沙琪玛1 天前
fpga iic协议
fpga开发
嵌入式-老费1 天前
Zynq开发实践(FPGA之pwm输出)
fpga开发
hexiaoyan8271 天前
光纤加速的板卡设计原理图:基于6U VPX XCVU9P+XCZU7EV的双FMC信号处理板卡
嵌入式硬件·fpga开发·光纤加速板卡·国产化板卡·xcvu9p板卡·xcvu9p
XiaoChaoZhiNeng1 天前
Altera Quartus17.1 Modelsim 库编译与仿真
fpga开发
燎原星火*2 天前
FPGA复位
fpga开发
博览鸿蒙2 天前
FPGA笔试面试常考问题及答案汇总
fpga开发
9527华安3 天前
FPGA实现Aurora 64B66B图像视频点对点传输,基于GTY高速收发器,提供2套工程源码和技术支持
fpga开发·音视频·aurora·高速收发器·gty·64b66b·点对点传输