fpga 常量无法改变

clike 复制代码
parameter LED_ON_PERIOD0 = n0*CLOCK_FREQ;
parameter LED_OFF_PERIOD0 = (2-n0)*CLOCK_FREQ;

这种代码的变量不会无法内部修改

  • 需要改成reg形式
  • 并在这种逻辑里面修改变量
clike 复制代码
always @(posedge clk_ref or negedge sys_rst_n) begin
  • 虽然是并行逻辑 但是变量尽量还是先赋值
  • 从硬件上并行也是理想状态,提前赋值减少不一样情况
相关推荐
码农小韩4 小时前
FPGA学习(一)——LED点灯与开发流程
学习·fpga开发·入门·环境配置·仿真·点灯
FPGA小迷弟5 小时前
FPGA 与千兆以太网:各类物理接口的形式、区别、使用方法与应用场景详解
tcp/ip·macos·fpga开发·udp·fpga
NamoAmitabha1285 小时前
Zynq 的 AXI GPIO,是“ARM 通过一条国际标准高速公路(AXI 总线),去遥控 FPGA 里的一个寄存器”。---deepseek
fpga开发·zynq--ps
NamoAmitabha1286 小时前
ARM 不懂寄存器,它只懂内存地址---deepseek
fpga开发·zynq--ps
FPGA小迷弟9 小时前
FPGA 千兆以太网帧格式全解:从 IEEE 802.3 帧结构到 Verilog 收发实现
人工智能·5g·fpga开发·架构·硬件架构
幻智星科技9 小时前
FPGA数据采集接口选型终极指南
fpga开发·udp·硬件架构
星夜离尘5610 小时前
用 SystemVerilog 写一个可背压的流式 RLE 编码器:计数拆分、包尾与 flush 的完整实现
fpga开发
NamoAmitabha12814 小时前
ARM 不懂寄存器,它只懂内存地址--deepseek
fpga开发·zynq--ps
hahaha60161 天前
3NRD降噪算法FPGA实现8并行度设计
fpga开发
松小白song1 天前
一次“载电流显示为 0“的排查经历:负值钳位引发的踩坑
fpga开发