fpga 常量无法改变

clike 复制代码
parameter LED_ON_PERIOD0 = n0*CLOCK_FREQ;
parameter LED_OFF_PERIOD0 = (2-n0)*CLOCK_FREQ;

这种代码的变量不会无法内部修改

  • 需要改成reg形式
  • 并在这种逻辑里面修改变量
clike 复制代码
always @(posedge clk_ref or negedge sys_rst_n) begin
  • 虽然是并行逻辑 但是变量尽量还是先赋值
  • 从硬件上并行也是理想状态,提前赋值减少不一样情况
相关推荐
神奇元创6 小时前
商用级光路加速卡:大模型推理的极速落地方案
python·神经网络·fpga开发·dsp开发
FPGA小徐16 小时前
深度神经网络FPGA设计进展、实现与展望
fpga开发
FPGA小徐18 小时前
FPGA数字信号处理(一)数字混频实现详解|NCO/DDS原理、有符号数避坑、直流滤除工程实战
fpga开发
Passionate.Z20 小时前
基于FPGA的CLAHE自适应限制对比度直方图均衡算法硬件verilog实现
图像处理·嵌入式硬件·算法·fpga开发·fpga
Szime1 天前
AD9694 国产替代方案:四通道高速 ADC 在通信与雷达项目中的选型参考
单片机·嵌入式硬件·fpga开发
kaizq2 天前
在线MakerChip虚拟FPGA设计动态仿真实践
fpga开发·mulerun·makerchip·virtualfpgalab·在线动态仿真·imacopilot
FPGA小徐2 天前
OV5640 摄像头 DDR3 缓存 HDMI/VGA 显示系统详解与
fpga开发
Monkey of Semi2 天前
ARTIX-7 FPGA 核心板学习之FPGA Xilinx 7 series 命名规则
fpga开发
ALINX技术博客2 天前
【黑金云课堂】FPGA技术教程Vitis开发:TCP以太网通信
网络协议·tcp/ip·fpga开发
FPGA小徐2 天前
FPGA 电赛信号叠加与分离项目 完整工程包
fpga开发