基于Cadence 17.4，四层板4路HDMI电路
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目录
9、器件封装匹配
画好原理图后，对每个器件的封装做匹配。右键根目录，Edit Object Properties
对照着BOM表，输入器件的封装footprint。
Allegro中不支持. \，都用_来表示
接着进行原理图的编译及DRC检查。按照下面的设置即可，点击Run
出现以下错误：
Legacy Message ID: DRC0037
WARNINGORCAP-1590 - "Visible unconnected Power Pins are connected to global nets "
The visible power pin on the part instance is not connected to a wire or other power object and hence has a default connection to a global net that has the same name as the power pin. You may override this default connection either by connecting the visible power pin to a wire or adding a wire between the pin and the power object.
This warning appears if you enable the Report visible unconnected power pins design rules check.
++在DRC的Report Setup中取消掉Report visible unconnected power pins即可++
Error detected by Custom DRC:Wire is hanging at point on PAGE=02 in SCHEMATIC=SCHEMATIC1++在DRC中的Custom DRC取消掉Hanging Wires即可++
再DRC后，发现有Warning：
Net has two or more aliases that might lead to a short. Ensure nets are not shorted together or nets do not have two or more aliases.
原因是：出问题的管脚命名与连接该网络的网络名称不一致导致的。
不用管就行，或者直接在DRC中取消掉这个规则(取消Physical Check)
DRC中的每个Warning都要检查一下，发现上个步骤的分页符的页码没加上，是因为标号在复制粘贴后没更新。
还提示了元器件封装没找到。这个直接在Project下的Library中添加画好的PCB封装库即可
快捷键总结：
编辑管脚： shift+H
原理图连线： W
快速连线： F4
网络标号设置： N
旋转： R
水平/垂直镜像： H / V
端口高阻抗不连接： X