对于动态部分重配置技术，目前分为三种
一、基于模块化的重配置技术
二、基于差异的重配置技术
三、基于比特流的重配置技术
1.基于模块化的重配置技术
这种技术适用于高层系统设计领域，在主流的系统设计中，通常需要对整个系统进行模块的划分，不同的模块是通过总线宏进行联系的。模块划分的基本原则是，不同的模块之间连线尽量简单，且互相独立，同一模块内联系尽量紧密。
该技术的优点是使系统具有很强的稳定性和可靠性，能够让团队间的协作更加高效。在模块划分的过程中，需要将系统功能划分为两类。一类是不需要进行重配置，另一类是需要进行动态重配置。
在模块化设计过程中，包含以下几个步骤，如下图所示。在初始化预算中，需要完成系统的布局和模块的划分；在子模块综合阶段，主要是完成各自独立模块的各自功能并单独进行综合实现；在子模块合并阶段，则是将顶层文件和所有的子模块的综合结果进行综合。
2.基于差异的重配置技术
该技术一般用于两个差异性很小的系统之间互相转换，比如只有几个LUT 的不同。实现该技术需要提供两个本地电路描述（NativeCircuit Description，NCD）文件，并指定其中一个为原始文件，另外一个为目标文件。
通过BitGen 指令就可以产生从原始文件转换成目标文件所需的动态部分重配置文件，该文件只包含了两个电路描述文件之间的差异。当FPGA 配置有原始电路描述文件对应的比特流文件后，就可以通过动态部分重配置文件实现系统功能的转换。
3.基于比特流的重配置技术
这种技术的实现过程是通过对比特流文件的修改。目前有两种实现方法：XPART（Xilinx Partial Reconfiguration Toolit）和JBits。前者是利用FPGA 内部自带的微处理器核实现对FPGA 逻辑资源的控制和访问，而后者则是基于JAVA 语言的应用编程接口，用软件控制FPGA 内部资源的独立配置。
学习例程
我给小白们准备了一份礼物，下面是我精心整理的n多verilog代码。帮助小白们由浅至深的"模仿"。在模仿的过程中能够进一步的巩固之前了解的语法知识。
这些Verilog例程基本涵盖了以后可能遇到的所有用法，参考这些代码，可以做出你想要的任何设计。
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01-锁存器、触发器、寄存器、移位寄存器等
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02-逻辑门、三态门、mux等
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03-各种计数器
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04-各类加法器
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05-乘法器
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06-异步复位同步释放
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07-分频
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08-语法语句
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09-串并转换
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10-状态机设计
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11-编解码应用
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12-仿真语法举例
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13-进阶设计
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