Processor System Reset IP 核 v5.0(vivado)

这个IP的作用,我的理解是,比普通按键复位更加高效灵活,可以配置多个复位输出,可以配置复位周期。

1、输入信号:

重要的信号有时钟clk信号,一般连接到系统时钟;输入复位信号,一般是外部的复位键。

ps:上述输入信号分别是:系统最慢时钟、外部复位、辅助复位、MDM复位(由外部复位参数配置复位时钟数和有效电平)、DCM lock信号

2、 输出信号:

比较重要的是选择输出复位信号,一般选择peripheral_reset信号,可以作为高电平复位信号。

3、配置参数:

配置参数也就是IP配置界面,其中上面两类是对输入信号的参数配置,后面两类是输出信号的参数配置。

第一类,是对输入的外部复位的配置,第一个参数是配置为输入是高电平有效还是低电平有效;第二个参数是输入外部复位的有效周期数(并不是前面的复位外宽,其功能是,输入复位有效周期数达到之后,才会产生输出的复位信号)。

第二类,是对输入的辅助复位的配置,同上。

第三类,是输出高有效的复位信号,并分别配置这两个输出信号的有效周期数。

第四类,是输出低有效的复位信号,并分别配置这两个输出信号的有效周期数。

4、如上,我的分析理解是,该IP的实现过程如下(假设按照上图的参数配置):

选择如下端口输入输出:

那么在输入复位有效周期大于等于4时,就会触发输出复位,因为设置了一个周期的有效,就如下图:

(以上是我对这个IP的理解,唯一不确定的是这个时序图是否正确,等后面有时间再来仿真验证2025.3.28)

该IP的的用户手册链接:https://docs.amd.com/v/u/en-US/pg164-proc-sys-reset

相关推荐
maverick_1114 小时前
【FPGA】 在Verilog中,! 和 ~ 的区别
fpga开发
黄埔数据分析1 天前
QDMA把描述符当数据搬移, 不用desc engine
fpga开发
南檐巷上学1 天前
基于FPGA的正弦信号发生器、滤波器的设计(DAC输出点数受限条件下的完整正弦波产生器)
fpga开发·数字信号处理·dsp·dds
嵌入式-老费2 天前
Linux Camera驱动开发(fpga + csi rx/csi tx)
fpga开发
ALINX技术博客2 天前
【202601芯动态】全球 FPGA 异构热潮,ALINX 高性能异构新品预告
人工智能·fpga开发·gpu算力·fpga
JJRainbow2 天前
SN75176 芯片设计RS-232 转 RS-485 通信模块设计原理图
stm32·单片机·嵌入式硬件·fpga开发·硬件工程
s9123601013 天前
FPGA眼图
fpga开发
北京青翼科技3 天前
【PCIe732】青翼PCIe采集卡-优质光纤卡- PCIe接口-万兆光纤卡
图像处理·人工智能·fpga开发·智能硬件·嵌入式实时数据库
minglie13 天前
verilog信号命名规范
fpga开发
XINVRY-FPGA3 天前
中阶FPGA效能红线重新划定! AMD第2代Kintex UltraScale+登场,记忆体频宽跃升5倍
嵌入式硬件·fpga开发·硬件工程·dsp开发·fpga