Processor System Reset IP 核 v5.0(vivado)

这个IP的作用,我的理解是,比普通按键复位更加高效灵活,可以配置多个复位输出,可以配置复位周期。

1、输入信号:

重要的信号有时钟clk信号,一般连接到系统时钟;输入复位信号,一般是外部的复位键。

ps:上述输入信号分别是:系统最慢时钟、外部复位、辅助复位、MDM复位(由外部复位参数配置复位时钟数和有效电平)、DCM lock信号

2、 输出信号:

比较重要的是选择输出复位信号,一般选择peripheral_reset信号,可以作为高电平复位信号。

3、配置参数:

配置参数也就是IP配置界面,其中上面两类是对输入信号的参数配置,后面两类是输出信号的参数配置。

第一类,是对输入的外部复位的配置,第一个参数是配置为输入是高电平有效还是低电平有效;第二个参数是输入外部复位的有效周期数(并不是前面的复位外宽,其功能是,输入复位有效周期数达到之后,才会产生输出的复位信号)。

第二类,是对输入的辅助复位的配置,同上。

第三类,是输出高有效的复位信号,并分别配置这两个输出信号的有效周期数。

第四类,是输出低有效的复位信号,并分别配置这两个输出信号的有效周期数。

4、如上,我的分析理解是,该IP的实现过程如下(假设按照上图的参数配置):

选择如下端口输入输出:

那么在输入复位有效周期大于等于4时,就会触发输出复位,因为设置了一个周期的有效,就如下图:

(以上是我对这个IP的理解,唯一不确定的是这个时序图是否正确,等后面有时间再来仿真验证2025.3.28)

该IP的的用户手册链接:https://docs.amd.com/v/u/en-US/pg164-proc-sys-reset

相关推荐
gaoxcv16 小时前
TDC相关的一些方法
fpga开发
我爱C编程16 小时前
【3.4】双口RAM模块的FPGA实现
fpga开发·fpga·fft·双口ram
三万棵雪松16 小时前
【嵌入式刷题硬件设计基础(一)】
fpga开发·嵌入式·硬件基础
扣脑壳的FPGAer16 小时前
Xilinx远程更新之watchdog Timer1/ Timer2
fpga开发
ALINX技术博客17 小时前
【黑金云课堂】FPGA技术教程Linux开发:Petalinux安装
linux·运维·fpga开发
豆包公子1 天前
虚拟机配置共享文件&烧录FPGA bit文件
fpga开发
c-u-r-ry301 天前
pll/mmcm输入时钟配置页面警告
经验分享·fpga开发
逻辑诗篇1 天前
硬核算力集结!TMS320C6678、XC7K690T等、匠行科技SBC819模拟信号采集处理板,解锁高端测控新标杆
科技·fpga开发
狂奔蜗牛(bradley)1 天前
FPGA基础知识:深度剖析异步复位同步释放
fpga开发
发发就是发2 天前
USB系统架构概述:从一次诡异的枚举失败说起
驱动开发·单片机·嵌入式硬件·算法·fpga开发