【集成电路版图设计学习笔记】1. Introduction to Layout Design

一、Introduction

芯片各部分介绍

• 左边的chip中黑色的是package，中间的是die才是真正的芯片。周边是通过金线把引脚打线到package上，然后通过上面的金属引脚引出连接到外部的电路上。
• 里面的die就是wafer上切割下来的芯片，其设计图纸就是右边的layout
  

版图定义了掩膜板的几何图像

• 集成电路的版图layout实际上是定义用来加工集成电路掩膜版mask的几何图形，这个掩膜版多层级的。
• 下图中不同颜色表示了不同的层次，foundry（代工厂）就是根据我们所绘制的层级图形来加工掩膜板。
• 不同层次最终使重叠在一起的，我们在画版图的时候是以俯视的角度去看这些图层，实际上它是立体的结构
  

模拟与数字电路设计对比

• 在设计版图的时候，一定要遵循所使用工艺的design rule设计规则，其会说明版图各层次的约束条件。
• 有两类电路设计
  • digital数字电路设计 ：影响速度的特性
    • 降低信号延时
    • 降低芯片的面积，同一个wafer上可以生产出更多的芯片，进而降低成本
  • analog模拟电路设计 ：影响电路的速度和精度，因此在设计版图需注意
    • 器件的对称性、匹配、寄生电容、失调、信号间串扰、优化互连线
      

模拟与数字版图对比

• 左边的数字电路的芯片die可以看到，它的器件和线的摆放很乱，没有什么对称性等规律，但这并不会影响到数字电路的功能。这个版图更关心的是如何把版图的面积缩小
• 而对于右边的模拟电路，其有很好的对称性，这是因为在画模拟电路版图的时候，要充分考虑其匹配、噪声等因素。为了达到这些效果，可能会牺牲一些面积。

二、Tapeout Flow流片流程

• 整个过程分为两个部分完成，设计和加工是分开的。在design house设计公司完成的版图layout图纸，交给foundry代工厂去加工芯片
• 设计好的layout图纸是通过GDSII文件交付给foundry，这个过程就是tapeout流片。
• 但是foundry在拿到GDSII文件后还是要做一些检查的，查看是否符合其加工的规则，如果不符合会返送回design house。直到双方都确认设计的GDSII没有问题了，就会生成job view，就是把图纸显示出各个层次出来查看。
• 如果job view没有问题了，就会送给foundry进行mask fabrication掩膜板加工，就可以去做IC fabrication进行光刻了。最终就能生产出chip。
  

三、optical proximity correction（opc）光学棱镜校正

• 由于加工芯片用的mask里面的几何图形都是非常小的，是微米级或者纳米级的，那么它们在去加工的时候，由于衍射现象，光学系统是非理想的，导致通过mask去光刻，把图形影印到光刻胶上。光刻胶上的图形和mask上的图形并不是完全一致的。
• 整个光刻过程就是用mask把图形影印到光刻胶上，然后再通过其他工艺，才可以把图形转移到wafer上。在这个过程中，就会出现因为光学系统的非理想性，会导致光刻胶上的图形和掩膜板上的图形并不完全一样。最终导致加工出来的图形和layout设计的不太一样。
• 如下图所示，在design pattern中设计的是矩形，但是实际加工出来的就变成圆弧状了，而且导线的宽度不一致。有些甚至加工不出来，丢失了。这样就会导致加工出来的特性和预期不一样。
• 因此，就需要OPC（光学棱镜校正），他实际上是通过一些计算的手段，去修改所绘制的图形，把它做一些变换，然后经过这个校正之后之后的图形，会和原来预期设计的版图更加吻合。可以发现经过OPC校正后的mask pattern跟原有的design pattern是有一些偏差的，而这些偏差恰恰能够弥补光学系统加工出来的误差
• 我们在做job view的时候，其掩膜板图形都是经过OPC的
  

四、集成电路设计流程

数字IC

• 首先进行logic design，就是写verilog代码，把idea用语言的形式描写出来，是理想的状态。
• 第二步，进行logic synthesis（逻辑综合），把verilog描述的功能变成门级网表，也就是把语言描述的东西翻译成用门电路搭出来的电路结构。
• 第三步，进行布局（Floorplan），也就是这些逻辑的门在版图上应该怎么排布，会有EDA的软件去完成这些功能。完成之后会进行timing check时序的检查，主要是检查布局后（考虑物理器件）和最初的逻辑设计是否吻合。如果不能通过的话，就需要去修改verilog的文件了，知道timing check通过。
• 通过之后就会进行Place & Route Tools，布局和布线，就是要把真实的门级电路的版图以及线的实际物理属性都添加进去。完成之后就能形成一个数字电路版图的雏形了。然后，在看看加入真实器件后，还能不能满足最开始设计的逻辑（timing check）
• 如果满足了，就进行生成GDSII文件的过程了，这里需要添加一个digital library（数字文件库），这是因为在布局布线的过程中添加的门电路版图都是黑盒子，这些黑盒子中描述了门级电路的物理属性，但是它里面并没有真实的版图结构。这样我们就可以得到包含所有器件的真实版图结构的GDS文件，这个文件还要去做一个DRC和LVS检查，检查的主要作用是看版图是否满足设计规则，或者逻辑生成网表。如果都通过了的话，那么说明这个版图是可加工的，同时版图中的器件连接关系是符合最开始的逻辑。就可以生成最终的GSDII文件了
  

模拟IC

• 模拟IC设计版图的过程与数字相比，自动化的程度相对更低一些，主要还是基于手动绘制
• 首先，在有idea后，进行circuit design。这并不像数字电路，用语言去描述一个功能，主要用最基本的电路器件（晶体管，电阻，电容电容）去做连接，来形成这样的电路结构，这个电路结构实现的输入输出功能是符合预期的。
• 第二步，进行仿真（simulation），仿真这套电路的功能是否和最开始的想法一致。主要从两个方面继续进行仿真，一个是时域（time domain）查看真实信号波形，另一个是频域（frequency domain）
• 第三步，进行layout，就是通过一个一个管子去绘制出模拟电路的版图
• 第四步，进行DRC（是否满足设计规则）和LVS（检查器件连接关系）验证
• 第五步，进行寄生参数提取（parasitic extraction），也就是将版图的寄生参数提取出来，将寄生信息反标到最初的原理图netlist上，就会生成后仿网表，体现后仿的信息了。

physical verification（DRC和LVS）

• DRC：design rule check设计规则检查。由于designrule中有大量的图形尺寸约束，主要靠软件EDA去检查，查看绘制的图形是否满足design rule的要求。
• LVS：layout versus schematic版图对原理图。检查版图之间器件的连接关系与原理图是否一致。如果LVS能过通过，说明你的版图是能够真实反映最初的设计
  

post simulation（后仿）

• 后仿才能从很大程度能够检查出设计的版图的优劣程度
• 原理图中的连线都是理想的，但实际上，金属线之间时存在寄生的，在考虑实际版图上的寄生后，会引入大量的寄生电阻和电容。
• 后仿真首先要做的是PEX（parasitic extracion寄生参数提取），
• 如果后仿真都可以通过的话，那么说明版图画的挺不错的。如果不通过，那么就需要回去修改GDSII文件
• 但是后仿真也是有一定的局限性的，比如说器件加工过程中导致的器件失配是无法仿真出来的
  

Layout Design Tools（版图设计工具）

• 主要是有两个设计工具
• Cadence主要用于做版图设计
• Mentor主要用于做版图验证
  

Cadence设计案例（反相器）

• 下图使用到的版本是比较老的IC5141，这些软件都是基于Linux平台的

• 启动的话，先要打开ternimal终端，输入软件的启动指令。对于IC5141来说，他的启动指令就是icfb，后面还要加入&是linux系统的用法，表示在后台运行，就是如果把terminal关掉了，这个软件也不会被关掉，否则这个软件是和ternimal绑定的，如果在前台运行，而ternimal不小心被关掉了，软件也会跟着被关掉。

• 对于IC615以上的软件，他们的启动指令的virtuoso &，

• 打开后会有三个选项，我们打开tools项
  

• 然后点击Library manager，这是管理整个设计目录的。

• 打开之后会有三列，第一列是Library，这里会有很多的设计工程在里面。

• 点开每个工程后，会有很多的cell，即各种的电路单元

• cell下还有很多的view，view最重要的是layout、symbol、spcture
  

• 这里新建一个new library，这个library一定要绑定到某个工艺上，这个工艺会有foundry提供的PDK（process design kits）

• PDK是包含了全套的building blocks，即最基本的搭建单元，包含基本器件的symbol，DRC\LVS等等文件
  

• 新建library会弹出一个框

• 输入library的名字，底下还有存放的路径，如果不改的话，默认就是terminal的启动位置

• 重要的是右边的technology file，一般是绑定在已有的tech file上。只要绑定好之后，那么新建的library上都会有工艺的tech file信息
  
  

• 这样新建的library就会有tech file的信息。

• 然后就要新建一个cell，同时还要有对应的view
  

• 然后是打开schematic editor，在这里可以做原理图的设计。
  

• 比如要做一个反相器，那么就需要添加instance，快捷键是i
  
  

原理图设计快捷键

• 做好的反相器原理图如下所示。
• 红颜色棱形的是pin。由于整个器件会生成symbol的，其与外界连接需要有一个接口，这些pin实际上就定义了这些symbol与外界连接的接口。
• 这些pin是有不同的类型的，input是输入属性的，output是输出属性的。输入属性是一定要连接到输出属性的。可以两个输入连接在一起，并联在一起时可以的。但是如果两个输出并联在一起，软件会有一个提示警告短路了，这种情况要根据实际设计来判断是否有问题。
• 电源vdd可以作为双向属性inputoutput，既可作为输入，也可以作为输出。还有像开关的两端，很难说那个是input那个是output，就可以两个端口都设置为inputoutput双向属性。
• 做完原理图之后，要点击check and save
  
• 有了schematic之后，就要生成symbol
  
• 自动生成的symbol一般都是矩形的。
  
• 也可以自己去修改绘制想要的symbol
  
• 有了symbol之后，可以再去新建一个schematic
  
• 然后打开ADE仿真窗口，
  
  
  
• 仿真结束后，就可以去做layout了
  
  

版图设计快捷键

• 弹出的窗口中，include对应的路径文件就是保存的对应器件的寄生参数信息
  

IC设计平台文件管理

• 整个IC设计平台管理是遵循层级化管理（Hierarchically Organized Project）的
• 最基本的单元（比如开关、偏置电路、放大器），这些都可以作为A1，非常基础的单元。每个单元都有自己的三个view，即schematic symbol，layout。在画版图的时候，先要把最底层的layout都画出来。
• 然后是相对高层次的，比如开关电容放大器，可以把底层的开关，电容都调用过来，不是调用其schematic，而是调用其symbol。直接用symbol就可以表示这些schematic了。
  

五、版图设计要求

• 在模拟电路的版图设计中，需要一些IC工艺的基本加工流程知识，这样才能知道你加工的层次对应的哪层掩膜板，以及对应的作用是什么。
• 具备电路设计的知识
• 模拟版图需要大量考虑匹配和寄生，因此需要很多的耐心
• 由于layout是多层次的图形绘制，需要前期的规划，考虑好整体的布局，哪些器件需要匹配，哪些器件需要隔离
• analog midsets（模拟电路的思维），要考虑噪声匹配失效这些内容
  

Design rule terminologies（设计规则术语）

• size表示的是正方形的边长，通常用来约束contact和via
• spacing表示两个层次之间的距离，可以是同一层次的，也可以是不同层次的
• enclosure表示包裹，enclosure of A beyond B表示A要包裹B，即A要比较大，要完全覆盖住B，且A和B之间的距离就表示enclosure
• extension表示延出，即某个图形的边超出另一个图形的边界的距离
• overlap表示交叠，即两个图形重叠程度是多少。
  
• Fig1中，矩形的宽度长度要求都是用wist约束的，要求最小的宽度。
• Fig2表示size
• Fig3表示同层次的spacing要求
• Fig4表示不同层次的spacing要求，虽然他们在立体上是不同层次的，但是他们之间的投影距离还是有一定约束的。
• Fig5表示enclosure包裹，A要包裹B，且A的边缘要超出B的边缘一定程度。
• Fig6表示extension延出，
• Fig7表示overlap，即A和B的重叠大小。
  

六、CMOS 晶体管参数

• finger（叉指数）：将晶体管的gate（栅极）截成好几段，像手指一样
• multiplier（乘数）：将相同的晶体管进行复制
  

七、IC的横截面（cross-section）

• 体现IC的立体结构，
• 1P4M：P是指ploy的缩写，M是metal的缩写。1P4M表示该工艺提供一层多晶硅四层金属
• 左图中，ACT表示衬底有源区（active），会通过contact（CT接触孔）连接到M1（金属层1）
• MT表示最顶层（top）金属，本来是M4，被表示为MT了
• 金属层在立体上是分开不同层次的，金属层之间是有不同颜色的绝缘层（silicon dioxide）隔离的，因此他们之间时没有电学连接的。
• 如果想把金属层之间连接在一起，就要通过通孔（via），其中V1表示metal1和metal2之间的连接
• 从金属层1到4的厚度大概是5um。金属层的厚度大概是500nm（0.5um）
• 从俯视图看两条金属线是平行的，但从立体的角度看，像一堵墙，具有一定的厚度的。这样金属侧壁之间会形成寄生电容，电容的大小跟金属板的面积相关，如果两条金属线走的很长的话，那么它们之间的寄生就会很大，不容忽略了，对信号产生影响。
  

八、CMOS 制作工艺流程

• 1. Grow field oxide（fox）生长场氧化，现在的CMOS是生长在p型衬底上的，场氧的作用是进行器件隔离。在同一个硅衬底上，会同时加工很多个mosfet，要形成电学隔离，就要常量，因为他是oxide绝缘的，通过他来隔离。这个工艺一般是在0.35um以上才使用，如果是在0.35以下深亚微米的工艺，一般都会用STI（浅沟槽）进行隔离，也就是先在没有气垫的位置挖一个坑，然后在坑上填氧化物，再用化学机械抛光的方式把表面打平。
• 2. etch oxide for pMOSFET，把场氧磕掉一部分，是为了第3步，做n阱的注入（PMOS）
• 3. Diffuse n-well做n阱的注入
• 4. etch oxide for nMOSFET，再磕掉一部分场氧，形成nmos。其中PMOS是建立在n阱上的，NMOS是建立在p-sub上的。
• 5. grow gate oxide生成栅氧，形成mosfet的gate
• 6. Deposit ploysilicon垫积多晶硅（绿色的部分）
• 7. Etch polysilicon and oxide将多晶硅和场氧刻掉，这个过程需要使用到光刻
• 8. Implant sources and drains源漏极的粒子注入，这样就形成了nmos和pmos
• 9. grow nitride做互联，生长一些氮化物
• 10. Etch nitride挖洞
• 11. Deposit metal垫积金属
• 12. Etch metal金属的刻蚀，这样就做出了互连线
      

立体结构

• 以p衬底上加工pmos为例介绍整个工艺流程会用到哪些掩膜板
  

1.Nwell lithography（N阱的光刻）

• 由于在P衬底上要加工出pmos，这需要n阱。因为pmos的衬底一定是n型的，但是整个衬底是p型的，所以先做出n阱出来，然后在n阱中做pmos。
• 因此，做n阱就需要进行光刻，所以这里用到了一个layer为Nwell。
• 从俯视图看是一个矩形，以AA'为横截面看立体图形。
• P衬底上会有一层二氧化硅SiO2，再上面会涂上一层Photoresist光刻胶。
• 然后用Nwell定义的掩膜板mask，用它进行光刻。也就是画了Nwell的位置是透光的，光线会打在光刻胶上。然后光照到的光刻胶那部分会发生一定的变性，那部分光照到的光刻胶会被去除掉。
  

2.Oxide etching（刻蚀氧化层）

• 接下来，把被去除掉的那部分光刻胶，底下的二氧化硅给刻蚀掉，这样就把底下的P衬底表面露出来了
  

3.Nwell implantation（N阱注入）

• 接下来进行注入N阱。
• N型的离子注入是全范围的离子注入，其他地方由于有二氧化硅层的保护，不会打到底下的P衬底上。只有通过N阱掩膜板把开了口的二氧化硅层的那部分裸露出来的P衬底才能真正接收到N型的离子注入。使得这部分Psub才会形成N阱。
• 注入的N阱会延伸到二氧化硅边缘的底下是因为离子注入之后，会有向周围的一些扩散
• 目前还只用到Nwell的光刻板
  

4.Si3N4 deposition（淀积氮化硅）

• 首先还是得生成一部分二氧化硅来弥补前面刻蚀掉的硅层，然后再淀积上二氧化硅，然后再涂上光刻胶
  

5. Active lithography（有源区光刻）

• 定义有源区，有源区是用来形成器件的，有源区以外的区域都是场氧，对于先进工艺都是STI隔离。
• 用有源区这张掩膜板mask去做光刻，来达到这个光刻胶上。
• 注意这个光刻胶的极性是跟刚才的光刻胶是反着的，也就是这个光刻胶接收光照的区域会变硬保留下来，而没有被光照到的地方会被刻蚀掉。
• 这样就会把有源区的图形复制到光刻胶上了
  

6. Si3N4 lithography（氮化硅刻蚀）

• 氮化硅刻蚀也是全局刻蚀，但是因为光刻胶的存在，其会保护下面的氮化硅免于被刻蚀掉。这样就会把光刻胶以外的氮化硅都给刻蚀掉了，只保留光刻胶下面的氮化硅。
• 这样就把active上掩膜板mask的图形又复制到氮化硅上来了。
  

7. FOX growth（生长场氧）

• 生长场氧field oxide（FOX）
• 对于有氮化硅覆盖的区域是不会生长场氧的，只有以外的区域才会生长场氧
• 生长完之后，再把氮化硅给去掉
• 这样只有 有源active区域对应位置的N阱才会被裸露出来，剩下的都是场氧隔离层
• 目前已经用了两个layer掩膜板，Nwell和Active
  

8. Thin gate oxide growth（生成栅氧化层）

• 再刚才的基础上，再生长一个很薄的栅氧化层。
  

9. Ploysilicon deposition（淀积多晶硅）

• 在做gate之前，要先做多晶硅的淀积（光刻胶和FOX之间深红色区域），它会把整个表面都淀积上同等厚度的多晶硅
• 之后为了把gate的图形刻蚀出来，就要进行下一步光刻了，就要涂上光刻胶了
  

10. Gate lithography（栅极光刻）

• 然后回使用到新的layer，就是poly（多晶硅），通常用来加工mosfet的gate
• 这部分的光刻胶，被光照到的保留下来，没被光照到的会被刻蚀掉
  

11.polysilicon etching（刻蚀多晶硅）

• 由于刚才被光照到的那部分光刻胶保留下来，所以这部分的多晶硅会被保留下来，其他部分没有光刻胶保护的都被刻蚀掉了。这样就形成了mosfet的gate
  

12.Spin-coated photoresist

• 再进行涂光刻胶
  

13. N+ lithography（N+的光刻）

• 接下来要形成衬底接触，注入漏源的离子
• 由于加入的是pmos，是加工到N阱衬底里面的。所以左边留下的有源区（浅蓝色）就是为了加工衬底接触的
• 用掩膜板把光照到的光刻胶给清洗掉
  

14. N+ implantation（N+的离子注入）

• N+的离子注入也是全范围的注入，但是在有光刻胶保护的区域会被隔离打不到底下，没有光刻胶保护区域才能被N+给注入进去，打入到N阱里面
• 那么在N阱的那部分区域会形成N+的离子区域，可以做N阱的接触
• 目前为止已经使用了四个layer，也就是四个掩膜板
  

15. N+ implantation complete（）

• 接下来要做源漏了，到目前为止，已经把N+给加工完了，目前加工好的mosfet长下面这样
  

16. P+ lithography（P+光刻）

• 接下来要做源漏区了，由于是PMOS，所以还要注入P+的注入，所以还要再加一层P+的掩膜板
• 同样用光照射下面的光刻胶，使得光照到的那部分区域的光刻胶会被刻蚀掉，剩余的区域会被保留下来
  

17. P+ implantation（P+注入）

• 进行全范围的P+离子注入，只有开口的这部分区域会注入P+离子。其他部分有光刻胶保护不会被注入P+离子，而gate区由于有多晶硅（poly）的保护，也不会有P+区
  

18. P+ implantation complete（完成P+注入）

• 完成P+离子注入后的mosfet区域是长这样的
• 目前已经使用了5个layer
  

19. Thick oxide deposition（淀积厚氧化层）

• 接下来要做金属互连了，在这之前首先要生成厚氧化层，与金属做绝缘的处理
  

20. Contact lithography（互连光刻）

• M1连接到下面的有源区或者是gate，都是contact（CT）连接的
• 所有contact都是一个正方形的小孔
• 使得接收光照的那部分光刻胶会被刻蚀掉
  

21. Thick oxide etching（）

• 光刻胶上会形成若干个小洞，这些洞都是跟layout上的洞是一致的
• 有了这些洞，就可以在这些洞上做一些刻蚀
• 其他位置由于有光刻胶的保护，不会对下面的氧化层刻蚀。而没被光刻胶保护的区域（小洞口）的底下的氧化层会被刻蚀掉，直到下面的有源区
  

22. Tungsten deposition（淀积钨）

• 然后就对被刻蚀掉的氧化层区域淀积金属钨，这些钨就是contact
• 目前已经使用了6个layer了，已经把mosfet的GBSD都有金属钨（互连线）连接出来了
  

23. Metal 1 lithography（金属M1的光刻）

• 下面就是要用金属做往上的连接
• 首先，把整片区域都垫积上金属M1，再这基础上再铺上一层光刻胶。然后再用金属M1对应的掩膜板，进行光刻。对应与layer的蓝色区域，将GBSD区域都用M1给覆盖上。对应的掩膜板有图形的区域是镂空的
• 这里使用到的光刻胶是反胶，接收光照的区域会被保留下来，剩下未被光照的区域会被清洗掉。
  

24. Metal1 etching（金属1的刻蚀）

• 使用金属1的刻蚀工艺，对金属进行刻蚀。有光刻胶保护的金属1区域就不会被刻蚀掉，没有光刻胶保护的区域都被刻蚀掉了。
• 这样就把在M1 layer上绘制的图形，成功转移到金属M1上了。
  

25. Metal1 interconnection（M1的互连）

• 这样就完成了金属M1层的互连了
• 目前已经使用了7个layer了，绘制出了右上角的版图
  

26. Multiple metals interconnection（多层次金属互连）

• 接下来就是进行高层次金属层的互连了，使用到通孔via，和更高层次的金属。金属层之间都是有绝缘介质的，他们之间的连接通过通孔via
• 注意mosfet是四端口器件，要记住还有衬底B
  
• 这里把氧化层做透明化的处理，因为二氧化硅就是玻璃

九、CMOS晶体管

• CMOS工艺中既有PMOS也有NMOS，由于它们都是加工到P衬底上的，所以nmos是加工在P衬底上的，pmos是加工在nwell上的。
• 原理图schematic，为反相器，即输入的脉冲和输出的脉冲是反向的。