Tessent Scan Stream Network (SSN) 在芯片设计DFT中的架构、实现原理及组成

1. Tessent SSN 简介

现代片上系统 (SoC) 的复杂性日益增加，给面向测试的设计 (DFT) 带来了严峻的挑战。传统的 DFT 方法在面对不断增长的内核数量和日益缩小的特征尺寸时，其局限性日益凸显，导致测试应用出现瓶颈，测试成本也随之上升 1。为了克服这些限制，西门子 EDA 推出了 Tessent Scan Stream Network (SSN)，这是一种先进的解决方案，旨在提供更高效、更具可扩展性的扫描测试方法 2。SSN 被定位为 Tessent TestKompress 中的一项革命性新技术，其开发旨在控制当今大型复杂集成电路设计中不断攀升的测试时间和成本 2。相较于传统的将扫描测试数据从芯片引脚传输到内核通道的方法，SSN 提供了一种基于数据包的测试模式传输系统，被认为是一种更有效、更可调优的替代方案 3。

Tessent SSN 的主要优势在于其能够显著缩短测试时间、降低测试数据量并简化 DFT 的实现工作 2。具体而言，SSN 能够以较少的芯片级引脚实现对任意数量相同或不同内核的同步测试，从而直接减少了测试时间和测试数据量 4。这种能力避免了在实现工作和制造成本之间进行权衡，为 SoC 的 DFT 提供了一种真正的解决方案 5。英特尔的实验结果进一步证实了这些优势，表明 SSN 可以将测试数据量减少 36% 到 43%，并将测试周期减少 16% 到 43% 2。

传统扫描测试方法在处理日益复杂的 SoC 时面临着固有的扩展性问题。随着芯片集成度的提高，内部节点数量急剧增加，串行移位数据的传统方法变得越来越低效。这直接导致了更长的测试时间，从而增加了制造成本，并对测试设备的内存和带宽提出了更高的要求。西门子 EDA 认识到这种基本限制，并开发了 SSN 作为一种应对方案，旨在将测试过程与现代 SoC 的庞大规模和复杂性脱钩。此外，传统的 DFT 方法往往需要在 DFT 实现的简易性和测试成本的优化之间做出妥协。例如，为了简化实现，工程师可能会选择一种导致更长测试时间和更高成本的 DFT 架构，反之亦然。SSN 的"无妥协"承诺表明，它提供了一种能够同时实现精简的实现和优化的测试成本的方法。这很可能源于其核心架构创新，例如数据包化的数据传输以及内核级和芯片级 DFT 要求的解耦，从而可以更有效地利用资源并实现并行测试。

2. Tessent SSN 架构概述

Tessent SSN 的高层架构可以描述为一个基于总线的扫描数据分发网络，它为并发测试任意数量的相同和不同内核提供了一种可扩展的方法 4。该架构的核心概念是数据包化的测试数据传输，其中测试数据被分割并组织成数据包，以便在 SSN 总线上高效传输 3。这种方法有效地将内核级的 DFT 要求（例如压缩配置和每个内核内的扫描通道数）与芯片级的输入/输出 (I/O) 引脚限制分离开来 2。这意味着每个内核的压缩和扫描通道数可以根据其自身的最佳模式集来确定，而无需考虑芯片级的资源或其他内核的需求 5。

在传统的扫描测试中，芯片引脚和内核内的扫描链之间通常需要直接的专用连接。这在大型 SoC 中变得越来越复杂且受引脚数量的限制。SSN 的基于总线的方法引入了一个共享的测试数据通信通道。通过将数据包化，SSN 可以有效地管理共享总线上的信息流，将特定的测试模式导向预定的内核 3。这类似于网络，其中数据被分解成数据包并路由到不同的目的地。正是这种架构上的根本转变，使得 SSN 能够将内核级的 DFT 与芯片级的 I/O 约束解耦。此外，传统的层级 DFT 流程中，内核的扫描通道数量和压缩策略可能需要在整体芯片级引脚预算和其他内核的 DFT 策略的背景下仔细考虑。这可能导致内核级出现妥协和次优的解决方案。SSN 的解耦允许内核设计人员专注于独立优化其模块的 DFT，基于其特定的测试需求。这使得在不同的 SoC 设计中重用这些预先优化的内核变得更加容易，因为内核级的 DFT 对顶层架构的依赖性较小。这种"即插即用"的能力可以显著加快新芯片的开发速度。

3. Tessent SSN 实现原理

IEEE 1687 (IJTAG) 标准在配置和控制 SSN 基础设施方面发挥着至关重要的作用，从而实现了灵活性和可扩展性 1。每个流式扫描主机 (SSH) 都具有一个 IEEE 1687 IJTAG 接口，用于在应用扫描测试模式之前配置 SSN 网络中的所有节点 5。Tessent SSN 测试基础设施正是基于 IEEE 1687/IJTAG 标准构建的，以提供更大的灵活性和可扩展性，从而应对更复杂的设计和测试场景 1。

SSN 架构有效地促进了自底向上的 DFT 流程，允许在内核级别进行独立优化 2。在这种流程中，每个内核都可以根据其自身的最佳压缩配置进行设计，而无需考虑其他内核或芯片级的资源 6。SSN 固有的可扩展性使其能够并发测试大量异构（非相同）和同构（相同）内核，而与可用芯片级引脚的数量无关 1。

SSN 的一个关键特性是其自动在活动内核之间分配可用网络带宽的机制，该分配基于每个内核的扫描模式数据量需求，从而消除了测试数据中的空白和填充 4。这种带宽调优确保了测试资源的有效利用，如图 1 和图 2 所示 4。

对 IJTAG 作为 SSN 配置主干的依赖是一个战略性选择，它利用了一个成熟的行业标准。这不仅确保了与其它 DFT 工具和方法的互操作性，还为管理 SSN 基础设施提供了一个灵活且可编程的接口。IJTAG (IEEE 1687) 提供了一种标准化的方法来访问和控制集成电路内部的嵌入式测试和调试功能。通过在 IJTAG 的基础上构建 SSN，西门子 EDA 确保了它可以轻松集成到已经使用 IJTAG 的现有设计流程中。IJTAG 提供的可编程性允许动态配置 SSN 网络，从而实现不同的测试场景和内核分组，而无需更改底层硬件。这种灵活性对于适应复杂 SoC 不断发展的测试需求至关重要。SSN 实现的自底向上的 DFT 流程代表了与传统自顶向下或混合方法的显著不同。这种以内核为中心的方法使内核设计人员能够更好地掌控其 DFT 实现，从而可能在模块级别实现更优化和更高效的测试解决方案。在传统的 DFT 中，关于扫描架构和测试访问的决策可能在芯片级别进行，这可能会对单个内核内的 DFT 实现施加限制。SSN 的自底向上流程颠倒了这一点，允许每个内核都设计有自己优化的 DFT 配置（压缩、扫描链、SSH），这在很大程度上是独立的。这使得内核设计团队能够专注于为其特定模块实现最佳的测试覆盖率和效率。然后，顶层集成变得更简单，因为 SSN 基础设施负责高效地向这些独立优化的内核传递和收集测试数据。自动带宽分配是一项关键创新，它直接解决了并行测试场景中测试时间不平衡的挑战。通过根据每个内核的需求动态分配测试资源，SSN 最大限度地利用了测试总线，并最大限度地减少了浪费的测试周期，从而显著缩短了整体测试时间。在具有多个内核的 SoC 中，不同的内核通常需要不同数量的测试数据，这取决于它们的大小、复杂性和压缩技术的有效性。如果这些内核使用固定带宽分配的传统方法并行测试，则总测试时间将受需要最多测试数据的内核的限制。SSN 的自动带宽调优智能地监控每个活动内核的数据需求，并相应地动态调整数据传输速率。这确保了需要更多数据的内核能够更快地接收数据，而需要较少数据的内核不会不必要地占用测试总线。这种动态分配最大限度地减少了测试总线上的空闲时间，并允许所有并发测试的内核以更平衡的方式完成测试，从而显著缩短了总测试应用时间。

4. SSN 组件的详细结构和工作原理

• SSN 控制器 (流式扫描主机 - SSH)
  芯片级 SSN 总线和内核内部扫描资源之间的关键接口 5。每个内核通常包含一个 SSH 节点（在图 3 中以浅蓝色框表示）5。SSH 的工作原理是作为一个智能节点，从 SSN 总线接收数据包化的测试数据，提取发送给其连接内核的数据，并将其馈送到内核的内部扫描链中。在捕获阶段，它从扫描链收集测试响应，并将其传输回 SSN 总线 2。
  SSH 在配置测试模式和控制内核内的本地扫描资源方面发挥着重要作用。通过 IJTAG 接口配置的 SSH 管理内核内扫描操作所需的时序和控制信号，例如启用扫描模式以及控制移位和捕获时钟 5。IJTAG 网络用于将协议相关信息加载到包括 SSH 在内的每个节点中，例如活动总线宽度、其位置、每个模式的移位周期数以及 scan_enable 的时序信息。此配置决定了 SSH 如何与 SSN 总线交互以及它在内核内支持的测试模式。
  SSH 具有两个主要接口：用于接收配置命令和参数的 IEEE 1687 IJTAG 接口，以及用于实际流式传输测试数据的高速并行 SSN 数据总线 5。
  SSH 是内核级别 SSN 架构的关键使能组件。它充当翻译器和流量管理器，弥合了芯片级数据包化数据流和内核传统扫描链之间的差距。它的智能性允许高效的数据处理和本地测试过程控制。SSH 不仅仅是一个简单的接口；它包含理解和处理 SSN 总线上的数据包的逻辑。它需要根据数据包头或预配置的寻址方案来识别哪些传入数据流是发送给其关联内核的。然后，它需要解包这些数据，并以正确的串行格式和时序将其呈现给内核的扫描链。相反，在捕获阶段，它从内核的扫描链收集串行数据，并可能将其打包回 SSN 总线数据流以供芯片级观察和分析。通过 IJTAG 进行配置可以使 SSH 能够编程其连接内核的扫描架构的特定参数，例如扫描链的数量及其长度，从而确保正确的数据传输。控制平面 (IJTAG) 和数据平面 (SSN 总线) 在 SSH 架构中的分离是一个关键的设计原则，这很可能有助于 SSN 的整体效率和性能。IJTAG 是一种相对低带宽的接口，非常适合配置和控制，而专用的 SSN 总线可以针对高速数据传输进行优化。使用单独的 IJTAG 接口来配置 SSH 允许 SSN 总线专门用于高容量测试数据的传输。这避免了将控制信号与测试数据流复用的开销，从而可能提高数据速率并更有效地利用总线带宽。IJTAG 网络提供了一个成熟且标准化的机制来管理测试设置和控制 SSN 网络的操作，包括设置测试模式、选择要并发测试的内核以及启动测试序列。这种关注点分离简化了 SSN 基础设施的设计和操作。

• SSN Channel
  SSN 通道描述了在 SSN 总线上发送数据包化测试数据的结构和功能。SSN 总线本身包含一组并行数据线，可以将其视为 SSN 通道。该总线的宽度（并行通道的数量）决定了可以同时传输的数据量 5。这些通道通过提供共享的高速数据路径来促进多个内核的并行测试。总线的并行特性允许将多个测试数据位同时传输到不同的 SSH 节点（以及不同的内核），从而实现同步测试 4。SSN 总线的宽度（通道数）与整体测试带宽以及更快的测试时间的潜力之间存在关联。更宽的总线（更多通道）允许每个时钟周期传输更多数据，这可以显着缩短整体测试时间，特别是对于大量测试数据而言 5。SSN 总线的宽度是根据芯片级引脚的可用性选择的，并且与扫描内核的数量和大小无关 5。更宽的总线通常会导致更高的带宽和更快的测试时间，但也需要更多的芯片 I/O 引脚。SSN 能够以不同的总线宽度运行，这使其能够适应各种设计约束 8。
  SSN 总线及其并行通道是测试数据的主要传输管道，其宽度是影响整体测试性能的关键因素。总线宽度的选择需要在测试速度和专用芯片 I/O 引脚数量之间进行权衡。SSN 总线中的并行数据线数量直接决定了每个时钟周期可以同时传输多少测试数据位。更宽的总线提供更高的带宽，从而可以更快地将测试模式传递到内核并收集测试响应。这直接转化为更短的测试时间，而这正是使用 SSN 的主要目标。然而，实现更宽的总线需要更多的专用芯片 I/O 引脚，这在某些设计中可能是一种稀缺资源。因此，DFT 工程师在决定 SSN 总线的宽度时，需要仔细考虑可用的引脚预算和所需的测试时间。SSN 能够以不同的总线宽度运行，这使其能够适应各种设计约束。SSN 总线宽度与内核内部扫描通道数量的独立性是一个重要的架构优势。它允许分别优化芯片级数据传输容量和内核级压缩效率，从而实现更高效的整体测试策略。在传统的 DFT 架构中，内核内的扫描通道数量可能直接受到可用于扫描测试的芯片 I/O 引脚数量的限制。这会限制内核内有效使用高压缩率的能力。SSN 通过提供专用的测试数据传输总线来克服此限制。该总线的宽度由芯片级因素决定，而每个内核可以根据其特定的测试需求和所需的压缩级别独立拥有最佳数量的内部扫描通道。SSH 充当中间媒介，管理 SSN 总线和内核内部扫描链之间的数据流，而不管它们的宽度差异如何。这种解耦使得 DFT 实现和优化方法更加高效和灵活。

6. Tessent SSN 在不同测试模式下的应用

• ATPG（自动测试模式生成）模式
  SSN 与 ATPG 工具（如 Tessent TestKompress）无缝集成，为单个内核生成高效的测试模式，然后通过 SSN 基础设施传递以进行芯片级测试 2。为测试各个内核而生成的模式可以通过 SSN 总线有效地映射和传递到这些内核，通常会针对并行测试和带宽利用率进行优化 1。使用 SSN 的 Tessent ATPG 方法可以并行运行多个模块，从而显着缩短总测试时间 1。
  SSN 不是 ATPG 的替代品，而是一种增强复杂 SoC 中 ATPG 效率和有效性的使能技术。它为以高度优化的方式向内核传递 ATPG 生成的模式提供了传输机制。SSN 与现有 ATPG 方法的兼容性意味着设计团队可以继续使用他们熟悉的模式生成工具和流程，同时利用 SSN 的优势进行模式传递和测试应用。ATPG 和 SSN 之间的这种协同作用对于在复杂的 SoC 中以最小的测试时间和数据量实现高故障覆盖率至关重要。SSN 促进的并行测试能力对缩短整体测试时间有着深远的影响，而测试时间是控制制造成本的关键因素。通过允许同时测试多个内核，SSN 显着提高了测试过程的吞吐量。这些内核的 ATPG 模式可以通过 SSN 总线并行传递，并且测试响应也可以并发收集。这种并行性极大地缩短了测试整个芯片所需的总时间，从而直接降低了制造成本。SSN 的自动带宽调优进一步提高了效率，该调优确保了测试资源在并发测试的内核之间得到最佳分配。

• 诊断模式
  基于 SSN 架构的故障诊断流程能够有效且准确地识别故障的根本原因，直至内核甚至故障扫描单元级别 2。在芯片级（SSN 总线上）捕获的测试故障可以有效地反向映射到特定的内核，并可能映射到该内核内的故障扫描单元，从而实现详细的故障分析 4。SSN 在促进布局感知诊断方面发挥着重要作用，允许将测试故障与芯片的物理布局相关联，以查明制造缺陷并提高良率 4。片上比较 (OCC) 功能对于包含多个相同内核的设计的高效测试和诊断尤其有益。OCC 允许同时测试相同的内核，并简化了故障实例的识别 4。
  集成强大的诊断功能是 SSN 作为全面 DFT 解决方案的关键方面。准确有效地诊断故障对于良率学习、工艺改进以及最终降低制造成本至关重要。当芯片未能通过制造测试时，仅仅知道它失败了是不够的。为了改进制造工艺并提高良率，关键在于了解故障的根本原因及其在芯片上的位置。SSN 通过提供一种在测试过程中捕获详细故障信息的方式来促进这一点。反向映射功能允许将在芯片级（SSN 总线上）观察到的测试故障追溯到发生差异的特定内核甚至单个扫描单元。然后，可以将此信息与布局数据结合使用以执行布局感知诊断，从而帮助识别潜在的制造缺陷或设计缺陷。片上比较功能是包含多个相同内核（在现代设计中越来越常见）的 SoC 的强大优化。通过启用对这些重复模块的同时测试和简化故障识别，OCC 显着增强了 SSN 的效率和诊断能力。许多现代 SoC，特别是那些用于并行处理应用（如 GPU 和服务器处理器）中的 SoC，包含同一处理内核的多个实例。单独测试每个内核可能非常耗时并产生大量测试数据。SSN 的片上比较功能允许将相同的测试模式同时应用于所有相同的内核。然后，在芯片上将每个内核的测试响应与预期的良好响应进行比较。只有当内核的响应与预期响应不同时，才会标记为故障。这显着减少了需要传输的测试数据量，并简化了识别哪个相同内核发生故障的过程。对于诊断，系统然后可以专注于分析来自特定故障内核的故障特征，从而提高根本原因分析的效率。

7. Tessent SSN 的配置与定制

Tessent SSN 提供了多种配置选项，使其能够适应各种芯片设计需求 6。这些选项包括在 DFT 插入方面的灵活性（内核/芯片资源解耦、支持传统内核、接受后期更改、多总线）以及扫描模式生成方面的灵活性（在重定向时定义内核分组、重定向非 SSN 模式、更改内核移位频率以及调整 SSN 总线宽度）8。SSN 的实现也具有多个可配置方面，例如数据路径规划、顶层工作流程以及时钟和诊断 12。此外，并发测试的内核可以通过 IJTAG 编程启用，而不是硬连线，从而提供了显著的测试配置灵活性 6。

可以根据特定的芯片设计要求定制 SSN 架构，例如内核数量、可用于测试的 I/O 引脚以及目标测试时间和数据量 5。例如，SSN 总线的宽度是根据芯片级引脚的可用性选择的，并且芯片级的 SSN 总线应根据可用引脚数量和设计的整体框图进行规划 5。

核心级压缩（确定每个内核中使用的扫描通道数量和压缩逻辑类型）的优化过程独立于芯片级资源约束 4。实际上，对于 SSN，内核的压缩和扫描通道数是根据该内核的最佳模式集确定的，而无需考虑芯片级资源或其他内核 4。

SSN 在测试重定向时定义用于并发测试的内核分组方面提供了灵活性，而不是在初始设计阶段就固定这些分组 5。哪些内核将并发测试是通过编程选择的，而不是硬连线的 5。

SSN 的高度可配置性是一个主要优势，使其能够适应和优化各种 SoC 设计和测试要求。这种灵活性涵盖了架构的各个方面，从总线宽度和网络拓扑到内核级 DFT 配置和测试调度。现代 SoC 是高度异构的，包含各种大小、复杂性和测试需求的各种功能模块。一个僵化的 DFT 架构将难以有效地处理这种多样性。SSN 的灵活性允许 DFT 工程师根据其设计的特定特性定制架构。他们可以根据引脚可用性和性能目标选择 SSN 总线宽度，他们可以独立优化每个内核的压缩和扫描通道数量，并且他们可以根据模式量和测试时间目标动态地对内核进行分组以进行并发测试。这种级别的定制确保了 SSN 可以为广泛的复杂 IC 提供高效且经济高效的测试解决方案。在设计规范不断发展和项目进度紧张的情况下，能够在不显着重新构建 SSN 基础设施的情况下对 DFT 策略进行后期更改（例如重新定义内核分组或调整测试参数）是一项有价值的功能。这种敏捷性有助于降低开发后期因成本高昂且耗时的设计迭代而带来的风险。在快速发展的半导体行业中，设计规范通常会在开发过程的后期发生变化。在传统的 DFT 方法中，此类更改可能需要对 DFT 架构进行大量返工，从而可能影响项目的时间表和预算。正如代码片段中强调的那样，SSN 能够适应后期更改的灵活性表明，可以通过软件配置相对容易地对测试策略进行修改，例如决定将哪些内核一起测试或调整特定内核的测试参数，而无需对底层 SSN 硬件基础设施进行重大更改。这种敏捷性使设计团队能够更有效地响应不断变化的需求，并有助于降低延迟和成本超支的风险。

引用

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16. Enabling comprehensive DFT for chiplets and 3DICs using Tessent Multi-die - Semiconductor Packaging - Siemens Digital Industries Software Blogs, 访问时间为 四月 15, 2025， Enabling comprehensive DFT for chiplets and 3DICs using Tessent Multi-die - Semiconductor Packaging