FPGA基础 -- Verilog 共享任务（task）和函数（function）

Verilog 中共享任务（task）和函数（function） 的详细专业培训，适合具有一定 RTL 编程经验的工程师深入掌握。

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一、任务（task）与函数（function）的基本区别

特性	task	function
调用方式	可以在过程块中调用	可以在表达式中调用
返回值	无返回值，通过 output/inout 传递	必须有返回值
执行周期	可以包含时间延迟 #、事件 @	不能有任何延迟
并发	可与 fork...join 结合实现并发	只能是顺序执行
复杂程度	可用于复杂时序过程控制	通常用于组合逻辑计算（无延迟）

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二、定义规则及语法

1. task 定义与调用

task automatic send_byte;
  input [7:0] data;
  begin
    @(posedge clk);  // 等待时钟上升沿
    tx <= data;
    #10;             // 延迟10时间单位
  end
endtask

always @(posedge start) begin
  send_byte(8'hA5);
end

• automatic 关键字使 task 可重入（重要于并发使用，后面详细讲）。
• 支持 input / output / inout 端口。

2. function 定义与调用

function [7:0] parity;
  input [7:0] data;
  begin
    parity = ^data;  // 位异或
  end
endfunction

assign even_parity = parity(data_byte);

• 只能用于组合逻辑。
• 不能有 #、@、fork 等时序控制语句。

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三、共享任务和函数的综合注意事项

❗ 任务与函数默认是"静态"的，若多个模块或并发调用同一个 task/function 而它内部使用了静态变量，会导致竞态！

✅ 解决方案：

使用 automatic 声明为可重入 ，让每次调用使用独立栈帧变量。

task automatic process_data;
  input [7:0] val;
  integer i;               // 每个调用独立的 i
  begin
    for (i = 0; i < 8; i = i + 1)
      $display("bit[%0d] = %b", i, val[i]);
  end
endtask

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四、task/function 的高级应用示例

✅ 1. 复用模块功能：

function [15:0] sum_with_carry;
  input [7:0] a, b;
  input       cin;
  begin
    sum_with_carry = a + b + cin;
  end
endfunction

assign {carry_out, result} = sum_with_carry(a, b, carry_in);

✅ 2. 仿真测试行为建模（仿真可用，不综合）：

task automatic check_result;
  input [7:0] expected, actual;
  begin
    if (expected !== actual)
      $display("Mismatch! Expected: %h, Got: %h", expected, actual);
  end
endtask

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五、跨模块共享 task/function 的方式

Verilog 本身不支持模块之间直接调用 task/function，但可以通过以下几种方式实现"模块级共享行为"：

✅ 方法 1：抽象为 package（SystemVerilog）

package my_util_pkg;
  function automatic int abs(input int val);
    return (val < 0) ? -val : val;
  endfunction
endpackage

// 使用：
import my_util_pkg::*;

✅ 方法 2：用 include 文件统一复用（Verilog 兼容）

创建 utils.vh：

function [3:0] log2;
  input [31:0] val;
  begin
    log2 = (val <= 1) ? 0 :
           (val <= 2) ? 1 :
           (val <= 4) ? 2 :
           (val <= 8) ? 3 : 4;
  end
endfunction

模块中 include：

`include "utils.vh"

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六、设计规范建议

建议内容	理由
所有 task/function 加 automatic	保证并发安全，尤其是仿真或流水设计中
使用函数实现纯组合逻辑	可综合，方便时序分析
使用任务完成带延时/事件逻辑	适合建模串口、时钟驱动、通信协议等时序动作
将公共工具抽离为独立文件/包	提高复用性与项目结构清晰度

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七、综合与非综合支持对比

内容	task	function
是否可综合（用于逻辑实现）	可（无延迟时）	可（纯组合）
是否可用于仿真行为建模	可	可
是否可调用时序控制语句	✅（#/@）	❌
是否能嵌套调用	✅	✅
是否支持并发	✅（自动）	限制较多

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八、实战中常见误区与调试建议

误区 / 问题	解决方案或建议
多处调用任务但未加 automatic，产生交叉干扰	使用 task automatic 修复
在函数中加了 #10 延迟，综合失败	函数中禁止延迟语句，只能用于组合逻辑
想通过函数修改外部变量	不允许；用任务或通过输出参数返回
仿真与综合行为不一致	task 中的延迟、事件等仿真语句不能综合，需分清用途

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九、面向 SystemVerilog 的拓展建议（如需使用）

• 使用 class 中的 function / task 进行面向对象封装
• 支持 pure / virtual / static 方法
• 支持 return 多位向量与结构体