(* MARK_DEBUG=“true“ *)

Js_cold2025-11-10 16:31

在 Verilog/SystemVerilog 中，(* MARK_DEBUG="true" *) 是 Xilinx Vivado 工具链 使用的属性语法，用于调试目的。

一、语法和作用

复制代码

(* MARK_DEBUG="true" *)
wire [7:0] my_signal;

(* MARK_DEBUG="true" *)
reg [31:0] counter;

二、主要功能

1. 标记需要调试的信号

告诉 Vivado 在综合时保留这些信号的完整性
防止优化器删除或重命名这些信号

2. 在 ILAs 中自动连接

复制代码

module my_design(
    input clk,
    input rst,
    output [7:0] data_out
);

(* MARK_DEBUG="true" *) wire [7:0] internal_data;
(* MARK_DEBUG="true" *) reg [3:0] state;

// 你的设计代码...

endmodule

三、使用方法

方法1：内联属性

复制代码

module debug_example(
    input clk,
    input [7:0] data_in,
    output [7:0] data_out
);

(* MARK_DEBUG="true" *) wire [7:0] processed_data;
(* MARK_DEBUG="true" *) reg [2:0] current_state;

assign processed_data = data_in + 1;
assign data_out = processed_data;

always @(posedge clk) begin
    current_state <= current_state + 1;
end

endmodule

方法2：在端口声明中使用

复制代码

module top (
    input clk,
    (* MARK_DEBUG="true" *) input [7:0] debug_input,
    (* MARK_DEBUG="true" *) output [15:0] debug_output
);

四、Vivado 中的操作流程

添加 MARK_DEBUG 属性
综合设计
在 Vivado 中设置调试：
- 打开 Synthesized Design
- 选择 "Set Up Debug"
- 标记的信号会自动出现在调试列表中
实现设计并生成比特流
使用 ILA 核进行硬件调试

五、注意事项

仅适用于 Xilinx Vivado，其他工具链使用不同的语法
信号必须保持不被过度优化
调试会占用额外的 FPGA 资源（ILA 核、块RAM等）
在正式发布版本中建议移除这些属性

六、替代语法

对于其他工具链：

复制代码

// Intel Quartus
(* preserve *) wire [7:0] my_signal;

// 通用 SystemVerilog
/* synthesis keep */ wire [7:0] my_signal;

这个属性在 FPGA 调试中非常有用，可以方便地在硬件层面观察内部信号的行为。