RDMA设计33:RoCE v2 接收模块

本博文主要交流设计思路,在本博客已给出相关博文约160篇,希望对初学者有用。注意这里只是抛砖引玉,切莫认为参考这就可以完成商用IP设计。

与 RoCE v2 发送模块类似,接收模块由五个接收单元和一个 DEMUX 组成。但是工作流程与 RoCE v2 发送模块略有不同,由于网络包必定逐个到达,所以接收模块不再依赖状态机进行工作。同理,模块接收入口处不会存在拥塞,入口处不再需要设置缓存。接下来将对接收模块中的五个接收单元的设计进行具体分析。

SEND 单元:当接收到来自远程主机的 SEND 包后,SEND 单元将解析 SEND 数据包中的远程主机信息,并存储到队列管理模块的寄存器中,而后生成接收队列条目并写入接收队列。

READ 单元:当接收到来自远程主机的 READ 包后,READ 单元将解析 READ数据包中的请求数据地址,请求数据长度及远程访问密钥,并与队列管理模块中的寄存器进行对比。对比通过,则生成正常接收队列条目,写入接收队列;若对比不通过,则生成异常接收队列条目,写入接收队列。

WRITE 单元:当接收到来自远程主机的 WRITE 包后,WRITE 单元将解析 WRITE数据包中的数据写入地址,写入数据长度及远程访问密钥,并与队列管理模块中的寄存器进行对比。若对比通过允许写入,则将这些参数及数据一并移交 DMA 控制,将数据写入内存;若对比失败,则忽略数据。同时根据对比结果,生成对应的正常或异常接收队列条目。

ACK 单元:当接收到来自远程主机的 ACK 包后,ACK 单元将解析 ACK 数据包。若 ACK 包中的各个字段符合成功传输的定义,则生成正常完成队列条目,将完成队列条目写入完成队列中;反之则生成异常完成队列条目。

REP 单元:当接收到来自远程主机的 REP 包后,REP 单元将解析 REP 数据包,并根据解析出的信息(包序列号)寻找相应的发送队列任务,而后根据发送队列任务中的信息,将数据移交给 DMA 控制器。当数据全部接收完毕后,生成完成队列条目。

B站已给出相关性能的视频,如想进一步了解,请搜索B站用户:专注与守望

https://www.bilibili.com/video/BV1mPV5eCE8z/?spm_id_from=333.337.search-card.all.click\&vd_source=c355545d27a44fe96188b7caefeda6e7

相关推荐
maverick_11112 小时前
【FPGA】 在Verilog中,! 和 ~ 的区别
fpga开发
黄埔数据分析2 天前
QDMA把描述符当数据搬移, 不用desc engine
fpga开发
南檐巷上学2 天前
基于FPGA的正弦信号发生器、滤波器的设计(DAC输出点数受限条件下的完整正弦波产生器)
fpga开发·数字信号处理·dsp·dds
嵌入式-老费2 天前
Linux Camera驱动开发(fpga + csi rx/csi tx)
fpga开发
ALINX技术博客2 天前
【202601芯动态】全球 FPGA 异构热潮,ALINX 高性能异构新品预告
人工智能·fpga开发·gpu算力·fpga
JJRainbow3 天前
SN75176 芯片设计RS-232 转 RS-485 通信模块设计原理图
stm32·单片机·嵌入式硬件·fpga开发·硬件工程
s9123601013 天前
FPGA眼图
fpga开发
北京青翼科技3 天前
【PCIe732】青翼PCIe采集卡-优质光纤卡- PCIe接口-万兆光纤卡
图像处理·人工智能·fpga开发·智能硬件·嵌入式实时数据库
minglie13 天前
verilog信号命名规范
fpga开发
XINVRY-FPGA3 天前
中阶FPGA效能红线重新划定! AMD第2代Kintex UltraScale+登场,记忆体频宽跃升5倍
嵌入式硬件·fpga开发·硬件工程·dsp开发·fpga