1.官方bug（显示问题不影响使用）
2.我们都知道IDELAYE2的IDELAY_TYPE("VAR_LOAD"), 为这个模式的时候，是可以自主写入idelay延迟进行IOdelay的。但这个IP启用了这个模式后，延迟输出CNTVALUEOUT却没有正确反馈。
3.打开IP-顶层发现in_delay_reset信号作为了VAR_LOAD模式的LD信号。所以我们接下来试试着抬高一个周期的in_delay_reset信号。
4.输入延迟成功。
相关推荐
2401_8734794015 小时前
爬虫IP怎么防？IP离线库四层识别+日志留存，反爬留证两不误仲南音16 小时前
Xilinx FPGA——时钟IP核MMCM、PLLI＇m a winner1 天前
基于Xilinx FPGA的LVDS高速串行通信系统(三）--数据训练及握手机制【文末源码】upper20201 天前
coremark移植坑之-nostartfiles -nostdlib参数Eloudy2 天前
Vivado 纯命令行构建 FPGA 项目教程Rambo.xia2 天前
AXI跨时钟域与数据一致性——CDC FIFO深度不够、写后读冒险、多Master仲裁、乱序返回，出了Bug根本查不出来upper20202 天前
FPGA部署卷积神经网络识别MINST图片ShineWinsu2 天前
对于Linux：UDPsocket编程基础的解析你是我的解忧王子2 天前
嵌入式 ADC采样 原始数据分析上层（平均值 波动率 正态分布 线性补偿 系统误差）艺杯羹3 天前
网络安全攻防演进：从单人砸门到AI博弈的五次战争