FPGA中if-else和case的理解：综合出来的电路真的会有优先级吗？

\;\;\;\;\; 本文通过对比实验，深入分析Verilog中if-else与case语句在条件互斥与不互斥情况下综合出来的电路。实验结果表明：条件互斥时两种语句综合结果相同，均无优先级；条件不互斥时两种语句均会产生优先级电路。文章揭示了优先级电路产生的根本原因在于条件本身，而非语句类型。

一、引言

\;\;\;\;\; 在FPGA设计中，if-else和case是最常用的两种条件判断语句。经常会听到if-else有优先级、case无优先级。这个说法真的正确吗？

\;\;\;\;\; 实际上，这是一个需要深入分析的误区。优先级电路的产生并非取决于语句类型，而是取决于条件之间是否互斥。

\;\;\;\;\; 本文通过两个典型示例，分别验证条件互斥和条件不互斥两种情况下if-else与case语句的综合结果，揭示优先级电路的真正产生机制。

\;\;\;\;\; 请注意本文所用综合工具为VIVADO，不同的工具综合效果可能会有差异。

二、条件互斥情况分析

\;\;\;\;\; 条件互斥 是指各个判断条件之间不存在重叠，任何时刻最多只有一个条件成立。例如，对于一个3位选择信号sel，条件sel == 3'b100和sel == 3'b010就是互斥的，因为sel不可能同时等于100和010。

\;\;\;\;\; 设计如下测试模块，其中if-else和case语句使用完全相同的互斥条件：

verilog 复制代码

module test_huchi(
    input  wire clk,
    input  wire [2:0] sel,
    input  wire a,
    input  wire b,
    input  wire c,
    output reg  y_if,
    output reg  y_case
);

always @(posedge clk)
begin
    if(sel == 3'b100)
        y_if <= a;
    else if(sel == 3'b010)
        y_if <= b;
    else
        y_if <= c;
end

always @(posedge clk)
begin
    case(sel)
        3'b100: y_case <= a;
        3'b010: y_case <= b;
        default: y_case <= c;
    endcase
end

endmodule

\;\;\;\;\; 综合得到的电路如图1所示。

\;\;\;\;\; 观察电路图可以发现，当条件互斥时，两种语句的综合结果完全相同。

\;\;\;\;\; 二者均只是用了一个查找表，打开查找表的真值表就能发现是不存在优先级的，如图2所示。

\;\;\;\;\; 这是因为综合工具能够识别出条件互斥的特性，从而将串行的if-else链优化为并行的选择器结构。此时，if-else和case语句在硬件实现上没有本质区别。

三、条件不互斥情况分析

\;\;\;\;\; 条件不互斥 是指各判断条件之间存在重叠，某些情况下多个条件可能同时成立。例如，条件sel[2]==1和sel[1]==1就是不互斥的，因为当sel=3'b110时，两个条件同时成立。

\;\;\;\;\; 我们修改测试模块，使用不互斥的条件：

verilog 复制代码

module test_no_huchi(
    input  wire clk,
    input  wire [2:0] sel,
    input  wire a,
    input  wire b,
    input  wire c,
    output reg  y_if,
    output reg  y_case
);

always @(posedge clk)
begin
    if(sel[2]==1)
        y_if <= a;
    else if(sel[1] == 1)
        y_if <= b;
    else
        y_if <= c;
end

always @(posedge clk)
begin
    casez(sel)
        3'b1??: y_case <= a;
        3'b?1?: y_case <= b;
        default: y_case <= c;
    endcase
end

endmodule