verdi merge fsdb出现信号冲突的解决办法

前段时间介绍了verdi用 Edit Virtual File的方式把几个fsdb文件merge起来的方法

由于当时实验的时候只用了两个小的fsdb文件,每个fsdb文件中包含的信号量也比较少,所以并没有发现问题

我是用 Edit Virtual FIle把dump不同hier的fsdb文件merge到一起,当在实际项目中,每个fsdb文件中的信号都比较多,于是拉信号时就出现了下面这个问题

原因是在实际项目中,难以避免有些信号是同名的,而且在我的使用方式下,dump的时间范围又都是一致的,于是verdi就认为这是有问题的

PS:如果每个fsdb文件的时间范围不一样,不会出现这个问题

猜测verdi既然推出这个功能,便应该考虑到这个问题,于是去官网翻看user guide,发现了这句话

verdi给生成的virtual file提供了两种 FileType

  • stitch:相同的信号会merge起来
  • split :即便信号名一样也不会merge

打开生成的Virtual File,默认的FileType是stitch(第6行),而且文档有说明FileType是可以修改的

于是抱着试试的想法,把FileType改成split,其他暂时不动,修改成如下的样子(第6行的stitch改成split)

在verdi中重新load这份virtual file,可以成功拉出波形,效果如下

至此,merge相同时间段,但hier不同的fsdb问题算是解决了

插两段题外话

  1. 文档有说还可以修改filelist,也就是virtual file文档中的 File1、File2,那么如果有后续的fsdb文件,应该不需要在通过verdi的 Edit Virtual File窗口重新生成的,直接在后面累加File2、File3。。。就可以,当然要注意格式(大小写、空格等)
  2. 既然virtual file的格式如此统一,是不是可以直接仿照这个内容自己写出virtual file呢?这个问题还没有试过,猜测是可行的
相关推荐
嵌入式-老费1 小时前
Zynq开发实践(FPGA之第一个vivado工程)
fpga开发
贝塔实验室1 小时前
两种常用的抗单粒子翻转动态刷新方法
论文阅读·经验分享·笔记·科技·学习·程序人生·fpga开发
minglie111 小时前
zynq arm全局计时器和私有定时器
fpga开发
章咸鱼1213816 小时前
nios simple soket tcp在面对arp洪流时崩溃的处理
fpga开发·tcp
望获linux18 小时前
望获实时Linux:亚微秒级时间控制
linux·运维·服务器·计算机·fpga开发·嵌入式软件·飞腾
嵌入式-老费1 天前
Zynq开发实践(FPGA之spi实现)
fpga开发
太爱学习了2 天前
FPGA雷达信号处理之:自适应门限阈值
fpga开发·信号处理
国科安芯2 天前
前沿探索:RISC-V 架构 MCU 在航天级辐射环境下的可靠性测试
网络·单片机·嵌入式硬件·fpga开发·硬件架构·risc-v
范纹杉想快点毕业2 天前
请创建一个视觉精美、交互流畅的进阶版贪吃蛇游戏
数据库·嵌入式硬件·算法·mongodb·游戏·fpga开发·交互
第二层皮-合肥3 天前
FPGA硬件设计-基础流程
fpga开发