一、简介
关于时序分析和约束的学习似乎是学习FPGA的一道分水岭,似乎只有理解了时序约束才能算是真正入门了FPGA,对于FPGA从业者或者未来想要从事FPGA开发的工程师来说,时序约束可以说是一道躲不过去的坎,所以这个系列我们会详细介绍FPGA时序分析与约束的相关内容。
我们在设计FPGA的时候往往是进行多方面性能的权衡来实现设计的最优化,在可实现的情况下,我们一般会期望处理速率越快越好,但是与理论不同,在实际的硬件设计的时候,一个逻辑上正确的设计仍然会因为现实世界中的实现问题而失败!
二、基础知识
你总得知道点什么,我们才能继续聊下去。
2.1 组合电路时序
2.2 时序电路时序
2.3 时钟不确定性
2.4 时序分析,时序约束,时序收敛
2.5 时序路径
2.6 综合基础知识
2.7 通过Tcl扩展SDC
2.8 时序引擎
三、时钟约束
对于时序分析和时序约束来说,最重要的就是时钟,这是一切的开始。
3.1 主时钟约束
3.2 生成时钟
3.3 时钟组
还没写呢,有空一定
3.4 其他时钟特性
别急
四、端口约束
五、时序异常
5.1 虚拟路径
5.2 多周期路径
会写的
5.3 最小延迟和最大延迟
未完待续