知识分享|XDC时钟约束的详细说明

在FPGA设计中,时钟约束是确保设计满足时序要求的关键。Xilinx Design Constraints (XDC) 文件允许设计者对时钟、输入/输出(I/O)和跨时钟域(CDC)路径进行精确的时序约束。以下是XDC文件中时钟约束的详细说明:

时钟约束的重要性

时钟约束必须最早创建,因为它们是设计实现的基础。在Vivado工具中,精简而准确的时序约束是时序收敛的必要条件。过约束往往只会阻碍时序收敛,因此避免过度约束是实现高性能设计的关键。

XDC时钟约束分类

XDC的时钟约束可以分为以下几类:

  1. 主时钟创建 :使用create_clock命令创建主时钟。对于7系列FPGA,所有端口进来的时钟和GT的输入RXCLK都必须由用户创建为主时钟。

    复制代码

    create_clock -name clk_200 -period 5 [get_ports clk200_p]

  2. 衍生时钟:Vivado可以自动推导MMCM/PLL/BUFR的输出作为衍生时钟,无需用户创建。但用户可以指定衍生时钟的名字,让Vivado自动推导其余频率等信息。

    复制代码

    create_generated_clock -name my_clk_name [get_pins mmcm0/CLKOUT] \ -source [get_pins mmcm0/CLKIN] \ master_clock main_clk

  3. 用户自定义衍生时钟 :对于工具不能自动推导出的衍生时钟,如使用寄存器和组合逻辑搭建的分频器,必须由用户使用create_generated_clock来创建。

    复制代码

    create_generated_clock -name clk2 [get_pins REGA/Q] \ -source [get_ports CKP1] -divide_by 2

  4. 同步与异步时钟:在XDC中,所有时钟默认视为相关。设计人员需要通过约束明确指出哪些路径无需分析,哪些时钟域之间是异步的。

    复制代码

    set_clock_groups -name sys_ss_async --asynchronous \ -group [get_clocks -include_generated_clocks sysclk] \ -group [get_clocks -include_generated_clocks ssclkin]

  5. 重叠时钟 :重叠时钟指多个时钟共享相同的时钟传输网络。建议在输出端创建重叠的衍生时钟,并将其时钟关系约束为-physically_exclusive,表示不可能同时通过。

    复制代码

    set_clock_groups --physically_exclusive \ -group clk125_bufgctrl \ -group clk250_bufgctrl

通过以上约束,可以确保Vivado工具能够正确地分析和优化设计,满足必要的时序要求。时钟约束的正确设置对于实现高性能、低功耗的FPGA设计至关重要。

相关推荐
ShiMetaPi7 小时前
操作【GM3568JHF】FPGA+ARM异构开发板 使用指南:蓝牙
arm开发·嵌入式硬件·fpga开发·rk3568
知识充实人生15 小时前
静态时序分析详解之时序路径类型
fpga开发·时序路径·关键路径
9527华安1 天前
Xilinx系列FPGA实现DP1.4视频收发,支持4K60帧分辨率,提供2套工程源码和技术支持
fpga开发·音视频·dp1.4·4k60帧
cycf2 天前
高速接口基础
fpga开发
forgeda2 天前
从Vivado集成Lint功能,看FPGA设计的日益ASIC化趋势
fpga开发·vivado·lint·eco·静态检查功能
hexiaoyan8272 天前
国产化FPGA开发板:2050-基于JFMK50T4(XC7A50T)的核心板
fpga开发·工业图像输出·vc709e板卡·zynq 通用计算平台·模拟型号处理
雨洛lhw2 天前
The Xilinx 7 series FPGAs 设计PCB 该选择绑定哪个bank引脚,约束引脚时如何定义引脚电平标准?
fpga开发·bank·电平标准
红糖果仁沙琪玛2 天前
FPGA ad9248驱动
fpga开发
minglie12 天前
XSCT/Vitis 裸机 JTAG 调试与常用命令
fpga开发
沐欣工作室_lvyiyi3 天前
基于FPGA的电梯控制系统设计(论文+源码)
单片机·fpga开发·毕业设计·计算机毕业设计·电子交易系统