always@(posedge clk)
begin
z <= 0;
if(sel0)
z <= a;
if(sel1)
z <= b;
if(sel2)
z <= c;
if(sel3)
z <= d;
end 比如上述代码，最后一级的优先级最高。
verilog中非阻塞多个if 优先级判断。
二哈哈黄2024-09-24 8:40
相关推荐
史蒂芬_丁21 小时前
PG分频_CLB博览鸿蒙1 天前
嵌入式是否如传说中那么简单？Aaron15881 天前
全频段SDR干扰源模块设计洋洋Young2 天前
【Xilinx FPGA】DDR3 SDRAM 控制器碎碎思2 天前
在 FPGA 里跑 SDR 和 FT8：一个 32 MHz 全频谱无线电的硬核实现EVERSPIN2 天前
USB3.0接口转换高性能图像传感和数据采集方案Macbethad2 天前
串口服务器技术报告：从RS232/485到MODBUS TCP的工业通信演进GateWorld2 天前
FPGA DSP模块使用中不易察觉的坑minglie12 天前
用vio_uart测试verilogTerasic友晶科技2 天前
6-DE10-Nano的HDMI方块移动案例——使用Modelsim仿真I2C控制器