always@(posedge clk)
begin
z <= 0;
if(sel0)
z <= a;
if(sel1)
z <= b;
if(sel2)
z <= c;
if(sel3)
z <= d;
end 比如上述代码，最后一级的优先级最高。
verilog中非阻塞多个if 优先级判断。
二哈哈黄2024-09-24 8:40
相关推荐
海盐nnn4 小时前
面向 AI 的 FPGA 开发流程：别急着让它写代码，先把方向定好zlinear数据采集卡5 小时前
数据采集卡从入门到精通（38）：上位机开发实战——Python/QT/LabVIEW的技术选型与分层架构zlinear数据采集卡7 小时前
数据采集卡从入门到精通（42）：项目实战三——设备预测性维护系统，从布点到预警国科安芯20 小时前
ASL706S：让 MCU 不再“失忆跑飞“的守护芯片明德扬1 天前
多路MIPI摄像头如何同步聚合？一文看懂FPGA视频汇聚方案松小白song1 天前
FPGA开发三大铁律：位宽、逻辑与连接，为何仿真通过上板却挂？FPGA小徐2 天前
FPGA 时钟频率计算与单位换算h×32 天前
FPGA视频4分屏项目 - 系统架构详细讲解秋92 天前
硬件工程师全岗位薪资全景解析（2026版）：IC设计·嵌入式·板级硬件·FPGA·晶圆制造博览鸿蒙2 天前
FPGA 工程师到底有哪些方向？每个岗位都在干什么？一篇给你讲清楚