always@(posedge clk)
begin
z <= 0;
if(sel0)
z <= a;
if(sel1)
z <= b;
if(sel2)
z <= c;
if(sel3)
z <= d;
end 比如上述代码，最后一级的优先级最高。
verilog中非阻塞多个if 优先级判断。
二哈哈黄2024-09-24 8:40
相关推荐
liuluyang5304 小时前
SV中|-＞ 和 |=＞的区别与关系A000—ic测试座(陈佳鑫)4 小时前
大电流FPGA芯片测试：特性、应用、测试条件与FPGA芯片测试座案例Saniffer_SH5 小时前
【每日一题】不只是点亮画面：UniGraf 如何把 HDMI/DP 接口问题拆成可定位、可复现、可自动化验证的测试流程？liuluyang5301 天前
SV中#和##的区别与用法404是NotFound呀1 天前
[FPGA] Ubuntu 22.04 安装 Vivado 2023.1 和 PetaLinux 踩坑记录liuluyang5301 天前
SV中if与iff区别与用法高速上的乌龟1 天前
Lattice LFCPNX-100 HSB+Fpga开发详解：2.2 Marvell MV-Q3244 Phy的Podl电路详解zlinear数据采集卡1 天前
深入底层：从SAR ADC原理到模拟前端设计，解析高精度数据采集卡的硬件架构夜幕下的灯火1 天前
基于 FPGA 的 SD 卡音频播放与电子琴系统weiweiliulu1 天前
FPGA和MATLAB仿真测试常会用的语句