always@(posedge clk)
begin
z <= 0;
if(sel0)
z <= a;
if(sel1)
z <= b;
if(sel2)
z <= c;
if(sel3)
z <= d;
end 比如上述代码，最后一级的优先级最高。
verilog中非阻塞多个if 优先级判断。
二哈哈黄2024-09-24 8:40
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