verilog中非阻塞多个if 优先级判断。

复制代码
always@(posedge clk)
	begin
		z <= 0;
		if(sel0)
			z	<=	a;
		if(sel1)
			z	<=	b;
		if(sel2)
			z	<=	c;
		if(sel3)
			z	<=	d;
	end	

比如上述代码,最后一级的优先级最高。

相关推荐
璞致电子13 分钟前
fpga开发板ZYNQ 璞致 PZ7010/7020 邮票孔核心板简介-ZYNQ7000系列小系统学习板
linux·嵌入式硬件·学习·fpga开发·fpga·fpga开发板·xilinx开发板
greatofdream2 小时前
HDLBit 个人记录
fpga开发
ARM+FPGA+AI工业主板定制专家5 小时前
基于JETSON/RK3588机器人高动态双目视觉系统方案
人工智能·机器学习·fpga开发·机器人·自动驾驶
li星野6 小时前
打工人日报#20251010
笔记·程序人生·fpga开发·学习方法
国科安芯6 小时前
核辐射检测仪中的抗辐照MCU芯片应用探索与挑战应对
网络·人工智能·单片机·嵌入式硬件·安全·fpga开发
晓晓暮雨潇潇12 小时前
Serdes专题(3)Lattice Serdes架构
fpga开发·serdes·pcs·latticeecp3
ooo-p12 小时前
FPGA学习篇——Verilog学习之分频器的实现
学习·fpga开发
通信小呆呆12 小时前
FPGA 中的 AXI 总线介绍
fpga开发
亮锅锅来啦13 小时前
Vivado进阶-Fpga中的mem的综合和应用
fpga开发
bnsarocket15 小时前
Verilog和FPGA的自学笔记5——三八译码器(case语句与锁存器)
笔记·fpga开发·verilog·自学