时序逻辑-延一拍/打一拍?

一、时序逻辑中的同步复位和异步复位

同步复位的D触发器

同步复位的D触发器中的"同步"是和工作时钟同步的意思,也就是说,当时钟的上升沿(也可以是下降沿,一般习惯上为上升沿触发)来到时检测到按键的复位操作才有效,否则无效。如图 15‑5所示最右边的三根红色的竖线表达的就是这种效果,sys_rst_n被拉低后led_out没有立刻变为0,而是当syc_clk的上升沿到来的时候led_out才复位成功,在复位释放的时候也是相同原因。

异步复位的D触发器

异步复位的D触发器中的"异步"是和工作时钟不同步的意思,也就是说,寄存器的复位不关心时钟的上升沿来不来,只要有检测到按键被按下,就立刻执行复位操作。如图 15‑6所示最右边的两根红色的竖线表达了这种效果,sys_rst_n被拉低后led_out立刻变为0,而不是等待syc_clk的上升沿到来的时候l ed_out才复位,而在复位释放的时候led_out不会立刻变为key_in的值,因为还要等待时钟上升沿到来到时才能检测到key_in的值,此时才将key_in的值赋值给led_out。

**时序逻辑不管是同步复位还是异步复位相比与组合逻辑 他们都可以屏蔽毛刺作用。**因为时序电路只有在沿到来时才检测信号是否有效,所以在两个上升沿之间的毛刺都会被自然的过滤掉,可以大大减少毛刺现象产生的干扰,提高了电路中数据的可靠性。

二、时序逻辑中延一拍/打一拍的效果

上面两个图最左边的一组红色竖线所表达的就是这个现象。key_in在复位后的第一个时钟的上升沿来到时拉高,我们可以发现此时led_out并没有在同一时刻也跟着拉高,而在之前的组合逻辑中输出是在输入变化的同一时刻立刻变化的。

原因:当表达时序逻辑时如果时钟和数据是对齐的,则默认当前时钟沿采集到的数据为在该时钟上升沿前一时刻的值;当表达组合逻辑时如果时钟和数据是对齐的,则默认当前时钟沿采集到的数据为在该时钟上升沿同一时刻的值

复制代码
module flip_flop
(
input wire sys_clk , 
input wire sys_rst_n, //全局复位,复位信号的主要作用是在系统出现
input wire key_in ,
output reg led_out //输出控制led灯
 );
always@(posedge sys_clk) //当always块中的敏感列表为检测到sys_clk上升沿时
if(sys_rst_n == 1'b0) //sys_rst_n为低电平时复位,但是这个复位有个大前
 //提,那就是当sys_clk的上升沿到来时,如果检测到sys_rst_n为低电平则复位有效
 led_out <= 1'b0; //复位的时候一定要给寄存器变量赋一个初值,一般情
 //况下赋值为0(特殊情况除外),在描述时序电路时
 //赋值符号一定要使用"<="
 else
 led_out <= key_in;

 endmodule

同步复位代码

复制代码
module flip_flop
(
input wire sys_clk , //系统时钟50Mh
input wire sys_rst_n , //全局复位
input wire key_in , //输入按键

output reg led_out //输出控制led灯
);

 //led_out:led灯输出的结果为key_in按键的输入值
 //当always块中的敏感列表为检测到sys_clk上升沿或sys_rst_n下降沿时执行下面的语句
 always@(posedge sys_clk or negedge sys_rst_n)
 if(sys_rst_n == 1'b0)//sys_rst_n为低电平时复位,且是检测到sys_rst_n的下
 //降沿时立刻复位,不需等待sys_clk的上升沿来到后再复位
 led_out <= 1'b0;
 else
 led_out <= key_in;

 endmodule

异步复位代码

波形分析:

首先复位为高电平的那一刻是和时钟的上升沿对齐的,根据上面的原则,其实此处**(1)的上升沿采集到的复位信号为该上升沿前一时刻key_in的值,也就是低电平,所以寄存器处于复位状态,使led_out依然保持为低电平,而在(2)下一个时钟的上升沿复位信号已经为高电平,复位被释放,且key_in为高电平,但我们要取的值是时钟上升沿前一时刻得值,所以此时led_out为低电平,下一刻(3)**key_in的前一刻为高电平,所以此时led_out为高电平。我们这种分析最后的现象完全契合了延一拍的效果(直观上看到的波形是对齐的,其实我们要取的值是时钟上升沿前一时刻得值)

总结:always块实现时序逻辑时无论是单比特信号还是多比特信号都具有这种延一拍的效果。我们在后面设计时要养成一些"条件反射",即做到根据波形写代码的时候看到波形中有延一拍的现象时就要想到用always块的时序逻辑来实现;看到always块表达时序逻辑时就要想要波形中会延一拍的效果,我们经常会听到有人说把 数据"打一拍"其实就是这个意思。

相关推荐
9527华安11 小时前
国产安路FPGA开发设计培训课程,提供开发板+工程源码+视频教程+技术支持
fpga开发·fpga·安路·视频教程·培训·安路fpga
UVM_ERROR18 小时前
硬件设计实战:解决Valid单拍采样失效问题(附非阻塞赋值与时序对齐核心要点)
驱动开发·fpga开发·github·芯片
brave and determined19 小时前
可编程逻辑器件学习(day36):从沙粒到智能核心:芯片设计、制造与封装的万字全景解析
fpga开发·制造·verilog·fpga·芯片设计·硬件设计·芯片制造
步达硬件1 天前
【FPGA】FPGA开发流程
fpga开发
我爱C编程2 天前
【仿真测试】基于FPGA的完整16QAM通信链路实现,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计
fpga开发·16qam·帧同步·卷积编码·viterbi译码·维特比译码·频偏锁定
s09071363 天前
ZYNQ DMA to UDP 数据传输系统设计文档
网络协议·fpga开发·udp
燎原星火*3 天前
QSPI IP核 基本参数
fpga开发
XINVRY-FPGA3 天前
XCVU9P-2FLGC2104I Xilinx AMD Virtex UltraScale+ FPGA
嵌入式硬件·机器学习·计算机视觉·fpga开发·硬件工程·dsp开发·fpga
FPGA_小田老师3 天前
FPGA Debug:PCIE一直自动重启(link up一直高低切换)
fpga开发·pcie debug·pcie初始化问题
hexiaoyan8273 天前
视频信号检测板卡:208-Base Camera Link 图像信号模拟器
fpga开发·图像信号模拟器·视频信号检测·视频信号分析·智能图像分析