《FPGA开发工具》专栏目录
1.Vivado开发
1.1使用相关
Vivado IP中Generate Output Products界面的设置说明
1.2报错相关
Vivado报错Synth 8-9917 port 'xx' must not be declared to be an array
2.Modelsim
1.1使用相关
【Modelsim】保持波形格式重编译and波形的保存与查看
1.2报错相关
Modelsim仿真时报错Error xx.v Module 'xx' is not defined的解决
Modelsim仿真时报错Error (vlog-7) Failed to open design unit file XXXXX in read mode的解决
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决
Vivado关联Modelsim报错environment variable is not writeable
3.Lattice开发
【Lattice FPGA 开发】Modelsim与Diamond联合仿真
4.第三方工具
【在线仿真】使用HDLBits进行FPGA代码在线综合仿真以及时序图生成