[学习] NCO原理与误差分析

NCO原理与误差分析

NCO(数值控制振荡器)是直接数字频率合成(DDS)的核心组件,用于产生高精度、频率可编程的离散时间正弦/余弦信号。其数学原理基于相位累加和波形查找,主要涉及相位累加器、频率控制字和正弦查找表。

1.相位累加模型

设相位累加器位宽为NNN,频率控制字为MMM(整数),系统时钟频率为fclkf_{\text{clk}}fclk,时钟周期为Tclk=1/fclkT_{\text{clk}}=1/f_{\text{clk}}Tclk=1/fclk。相位累加器的递推方程为:
ϕn=(ϕn−1+M)mod  2N\phin = (\phin-1 + M) \mod 2^Nϕn=(ϕn−1+M)mod2N

其中ϕn\phinϕn表示第nnn个时钟周期的相位值(0≤ϕn<2N0 \leq \phin < 2^N0≤ϕn<2N)。

2.输出频率公式

相位累加器每2N/M2^N/M2N/M个时钟周期溢出一次,对应输出信号的一个完整周期。输出频率为:
fout=M2Nfclkf_{\text{out}} = \frac{M}{2^N} f_{\text{clk}}fout=2NMfclk

推导:相位增量Δϕ=M\Delta \phi = MΔϕ=M对应频率增量Δf=M2Nfclk\Delta f = \frac{M}{2^N} f_{\text{clk}}Δf=2NMfclk,因为相位范围000到2N2^N2N对应角度000到2π2\pi2π。

3.波形生成

取相位累加器的高AAA位作为正弦查找表地址,查找表存储一个周期的正弦离散样本:
Sk=sin⁡(2πk2A),k=0,1,...,2A−1Sk = \sin\left(2\pi \frac{k}{2^A}\right), \quad k = 0, 1, \dots, 2^A-1Sk=sin(2π2Ak),k=0,1,...,2A−1

输出信号为:
yn=S⌊ϕ\[n2N−A⌋]yn = S\left \\left\\lfloor \\frac{\\phi\[n}{2^{N-A}} \right\rfloor \right]yn=S⌊2N−Aϕ\[n⌋]

其中⌊⋅⌋\lfloor \cdot \rfloor⌊⋅⌋表示向下取整,等效于取ϕn\phinϕn的最高AAA位。

4.误差分析

相位量化误差

由于仅使用高AAA位寻址,低N−AN-AN−A位被截断,引入相位误差ϵϕ∈0,2N−A−1\epsilon_{\phi} \in 0, 2\^{N-A}-1ϵϕ∈0,2N−A−1。该误差在时域表现为相位抖动,导致输出频谱中出现杂散分量。

幅度量化误差

查找表存储的幅度值有限位宽(BBB位),引入幅度量化误差ϵamp\epsilon_{\text{amp}}ϵamp,信噪比(SNR)约为:
SNR≈6.02B+1.76dB\text{SNR} \approx 6.02B + 1.76 \quad \text{dB}SNR≈6.02B+1.76dB

杂散频率位置

相位截断导致的杂散频率分量位于:
fspur=∣K2N−Afclk±fout∣f_{\text{spur}} = \left| \frac{K}{2^{N-A}} f_{\text{clk}} \pm f_{\text{out}} \right|fspur= 2N−AKfclk±fout

其中KKK为整数,且K≠0K \neq 0K=0。

5.改进方法

  • 相位抖动注入:在累加前加入随机噪声,将杂散能量转化为基底噪声。
  • CORDIC算法:直接计算正弦值,避免查找表,但增加计算复杂度。
  • 增加位宽 :增大NNN和AAA可降低量化误差,但消耗更多硬件资源。

6.扩展应用

NCO可用于调制解调、频谱搬移、时钟生成等。结合正交输出,可生成复指数信号:
yIn=cos⁡(2πϕn2N),yQn=sin⁡(2πϕn2N)y_In = \cos(2\pi \frac{\phin}{2^N}), \quad y_Qn = \sin(2\pi \frac{\phin}{2^N})yIn=cos(2π2Nϕn),yQn=sin(2π2Nϕn)

实现正交上/下变频。

NCO的数学原理体现了数字信号处理中相位累加与波形合成的核心思想,通过数字控制实现精确的频率和相位可编程性。


研究学习不易,点赞易。
工作生活不易,收藏易,点收藏不迷茫 :)


相关推荐
坏孩子的诺亚方舟2 天前
FPGA系统架构设计实践15_高云Arora V系列时钟体系
fpga开发·系统架构
FPGA小徐2 天前
入门 CNN 结构全解析|从流程图理论到 FPGA Verilog 硬件实现(含习题带讲解)
fpga开发
FPGA小徐2 天前
FPGA 数字信号处理:并行 FIR 与串行滤波器设计原理、对比与完整 Verilog 实现
fpga开发
Saniffer_SH3 天前
【高清视频】Gen6 服务器还没到,Gen6 SSD 怎么测?Emily 现场演示三种测试环境
人工智能·驱动开发·测试工具·缓存·fpga开发·计算机外设·压力测试
zlinear数据采集卡3 天前
双核架构深度解析:ARM+FPGA如何让数据采集卡实现500Ksps高性能?
arm开发·fpga开发·架构
9527华安3 天前
FPGA实现GTH Transceivers Wizard传输2路视频,基于aurora 8b10b编解码架构,提供4套工程源码和技术支持
fpga开发·gth·aurora 8b10b·transceivers
FPGA小徐4 天前
FPGA 数字信号处理(二):并行 FIR 滤波器的 Verilog 全流程设计与实现
fpga开发
国科安芯4 天前
基于AS32S601ZIT2型抗辐照MCU的商业航天卫星姿态确定与控制系统研究
单片机·嵌入式硬件·安全·fpga开发·架构·risc-v
ALINX技术博客4 天前
【黑金云课堂】FPGA技术教程FPGA基础:I2C 总线通信技术
fpga开发·i2c
Hello-FPGA4 天前
Xilinx KU040 FPGA Camera Link 图像采集
c++·fpga开发