仿真

十五年专注C++开发

fmilib: 一个FMI 标准的 C 语言实现库目录1.简介2..FMU文件包2.1.FMU 文件的核心属性2.2.FMU 标准目录 / 文件结构2.3.核心文件 / 目录详解

FPGA教程系列-Vivado实现低延时除法器与generate用法其实就是用乘法器代替除法器，在matlab中编写一个1/x的查找表，然后通过值来查找对应的结果，y*1/x就相当于y/x了。

FPGA教程系列-番外篇Model Composer之滤波器优化设计仿真FPGA 设备的时钟频率可轻松超过 20 MHz。以更高的时钟频率运行 FPGA，可让 Vitis Model Composer 使用相同的硬件资源计算多个中间结果。

FPGA教程系列-番外篇Model Composer之HDL滤波器仿真采用Simulink对滤波器进行仿真以后，可以添加HDL模块了1、从 AMD 工具箱 > HDL > 工具，选择 FDATool 并将其添加到设计中。

FPGA教程系列-番外篇Model Composer之滤波器仿真在vivado中仿真了濾波器，現在看看怎么用simulink进行仿真，算是一种互相的印证与学习。库中添加模块，分别添加Sine Wave，Add和Scope，并连接，实际试一下就知道如何操作了，实在找不到的模块可以进行搜索。

物理引擎MuJoCo 项目介绍MuJoCo（Multi-Joint dynamics with Contact，多关节接触动力学）是一款通用物理引擎，最初由 Roboti LLC 开发，2021 年 10 月被 DeepMind 收购并免费开放，2022 年 5 月开源，目前由 Google DeepMind 维护，其代码库托管在GitHub。

FPGA教程系列-番外篇Model Composer初探某些原因，接触到这个东西，感觉还挺有用的，就本着记录下的原则，进行一个学习的记录。早期应该是叫System Generator ，后来应该是改名成Model Composer，其实名字不重要，重要的是功能。

FPGA教程系列-通过FIFO实现延时与跨时钟域本次实验主要实现标题里的两个功能，通过学习，这两个操作其实都是对写信号和读信号的操作，就将其归结为一次实验，没必要花更多的时间。

FPGA教程系列-Vivado复数乘法的实现（IP核与非IP核）大学知识，理工科必学，就不再赘述了。在Vivado中，复数乘法的实现方式有很多种，可以用乘法器IP核，甚至可以直接用操作符*，还有复数乘法器的IP核，直接输出结果。先diy一个看看效果。

FPGA教程系列-Vivado IP核Clock Wizard核解析及测试锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号来控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

FPGA教程系列-Vivado中读取ROM中数据https://blog.csdn.net/ccsss22/article/details/124441036

FPGA教程系列-Vivado IP核BMG核Xilinx® LogiCORE™ IP Block Memory Generator（BMG）核是一款高级存储器构建工具，它利用 Xilinx FPGA 内部的嵌入式块 RAM 资源，生成在面积和性能上都经过优化的存储器。BMG 核支持 Native 接口和 AXI4 接口两种配置方式。其中，AXI4 接口配置是在 Native 接口基础上扩展而来，为核增加了业界标准的总线协议接口。

FPGA教程系列-Vivado中FIFO的简单仿真分析本着看十遍不如操作一遍的原则，对FIFO进行一个简单的仿真，加深一下印象。生成一个IP核：（8位，16深度，其他默认）

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成功案例丨平衡性能与安全的仿真：Altair助力 STARD 优化赛车空间车架设计“通过将 HyperMesh 整合到我们的设计流程中，我们不仅将空间车架重量减轻了 20%，还超越了刚度与安全基准。这套精简高效的工作流程不仅为我们节省了时间与成本，更助力我们始终处于赛车工程领域的创新前沿。

FPGA教程系列-Vivado中实现简单正弦波采用DDS的IP核，具体IP核设置见ip核的解析。编写top文件：编写testbench：运行仿真：过程很简单

Altair澳汰尔

新闻速递丨Altair RapidMiner 数据分析和 AI 平台助力企业加速智能升级：扩展智能体 AI 及分析生态系统Altair 数据分析与 AI 平台 Altair® RapidMiner® 迎来重大更新。此次更新旨在帮助企业实现智能运营，在统一生态系统中打通人员洞察、数据自动化与智能体 AI 协作的壁垒。

FPGA教程系列-Vivado中串行FIR设计（非FIR核）Finite Impulse Response Filter, 有限冲激响应滤波器，是数字信号处理里最常用、最基础、也最稳定的一类滤波器。“只有零点，没有极点”的滤波器：输出只依赖有限个过去和当前的输入样本，不依赖以前的输出，因此系统总是稳定的。FIR 滤波器是有限长单位冲击响应滤波器。直接型结构如下：

brave and determined

可编程逻辑器件学习(day3)：FPGA设计方法、开发流程与基于FPGA的SOC设计详解目录1 FPGA设计方法学：硬件与软件的协同1.1 FPGA设计的基本构成1.2 从集成电路到集成系统的设计思想革命

FPGA教程系列-Vivado IP核之乘法器解析本文主要介绍vivado中的乘法器的IP核，quartus内的IP核其实也一样，大同小异。乘法器（Multiplier）是一种数字电路模块，用于实现两个二进制数的乘法运算。它是现代数字系统（如CPU、DSP、FPGA等）中不可或缺的核心算数单元，广泛应用于信号处理、图像处理、加密算法等领域。再不懂，就去问AI。

材料科学研究

先到先得！深度学习有限元仿真！深度学习有限元分析学习目标：本课程旨在系统地学习如何将深度学习技术与有限元分析（FEM）结合，帮助学员在理论与实践中全面掌握核心概念和应用技能。课程内容将深入探讨有限元方法的基本原理，并结合 Python 、ABAQUS深度学习有限元方法和 FEniCS 实现偏微分方程的求解，以确保学员能够扎实理解有限元分析的基础。除此之外，课程还将探索如何应用深度学习模型（如卷积神经网络）增强有限元分析的能力，特别是在复杂材料、非线性特征和几何问题中的应用。通过案例研究和实际代码示例，学员将能够将所学知识运用到实际工程