仿真

基于GS(Gaussian Splatting)的机器人Sim2Real2Sim仿真平台有哪些目前基于 GS（Gaussian Splatting，高斯点渲染/重建）技术的机器人 Sim2Real2Sim（或 Real-Sim-Real / Real2Sim2Real）仿真平台正在成为一个新的研究热点，主要利用高保真重建和渲染来缩小仿真与现实之间的视觉与感知差距，从而提高策略迁移效果。以下是已公开的主要平台/框架：

Intel 六位专家对 Simics 助力 Shift-Left 的讨论(2018)2018年，Intel VP Michael Greene 、Intel Simics 虚拟平台系统总监 Ryan Averill、Intel principal eng Robert Jones、Intel 软件就绪赋能总监 Vinoo Srinivasan、Intel Core Linux kernel 项目经理 Alexandra Oliveros-Villalba、Intel Pre-Silicon 客户加速总监 Chris Lawless 等专家讨论了 Simics 仿真技术对 Shift-Le

设计仿真 | Marc 2025调用前分析状态铆接实例解读调用前分析状态铆接实例简介此示例展示了分析中使用先前分析状态的过程。示例的第一阶段执行铆接操作，将两个部件连接起来。此操作是在仅包含铆钉周围区域的较小模型上完成的。第二阶段将铆钉连接的两个零件拉伸增大成最大的零件，第一阶段模型相当于第二阶段模型的一部分，然后将先前分析状态的残余应力和应变状态映射到新的模型中。本示例的目标是展示新版本Marc在调用前分析状态的功能改进。

FPGA教程系列-流水线思想初识流水线设计是一种典型的面积换性能的设计。一方面通过对长功能路径的合理划分，在同一时间内同时并行多个该功能请求，大大提高了某个功能的吞吐率；另一方面由于长功能路径被切割成短路径，可以达到更高的工作频率，如果不需要提高工作频率，多出来的提频空间可以用于降压降功耗。流水线设计是完美的时间并行。因为流水线上每一级的处理都是一个时钟周期的延时，并且一动则全动，每一级的延时可以完美的掩盖起来，最高实现与流水级数相同数量的请求并行度。

FPGA教程系列-Vivado AXI串口仿真测试其实看完了高速接口，再返回来看串口，有点倒反天罡的意思了，不过还是想重新看一下串口，另外，看下大神是如何编写串口的。

FPGA教程系列-乒乓操作摘抄了两段，品一品。乒乓操作是一个经常用于数据流控制的处理技术，具有节约缓冲空间、对数据流无缝处理等特点。

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6-DE10-Nano的HDMI方块移动案例——使用Modelsim仿真I2C控制器ModelSim是Model Technology（Mentor Graphics的子公司）的HDL硬件描述语言的仿真软件。该软件可以用来实现对设计的VHDL、Verilog HDL 或是两种语言混合的程序进行仿真。这里的仿真是对设计进行功能仿真（也称之为前仿真），其目的是验证电路功能是否符合设计要求。本篇主要是对I2C_Controller模块进行功能仿真。test_bench的核心是模拟FPGA给出数据24'h729803，同时也模拟I2C外设来接收该数据并给出应答反馈。

FPGA教程系列-Vivado AXI串口程序解析这是一部分，需要的是跳出思维的框架，学习的是思维，而不是简单的代码。如果只需要代码，网上一大堆，好的坏的都有。

SPICE仿真进阶：AI芯片低功耗设计中的瞬态/AC分析实战在2025年第三季度，英伟达（NVIDIA）在其公开技术博客《Power Integrity Challenges in Edge AI SoCs》中披露了一项关键数据：78%的边缘AI芯片项目因功耗超标导致工程样片回板失败，其中53%的问题根源可追溯至仿真阶段对动态功耗的系统性低估。更令人警醒的是，在7nm及以下先进工艺节点，瞬态电流尖峰（Transient Current Spikes）已占动态功耗总量的41%（来源：TSMC 2023 PDK技术白皮书），而传统基于平均翻转率（Toggle Rate

京微齐力FPGA联合modelsim仿真操作使用FUXI关联modelsim直接仿真，这种操作一般是在纯逻辑代码，没有IP核时，使用最为方便，但是如果有IP，这种操作方法容易报错，所以做仿真之前做好选择

FPGA教程系列-Vivado Aurora 8B／10B 例程修改之前的Aurora 8b/10b的例程，是通过LL接口转换成AXI接口的，既然AXI接口也了解的差不多了，可以尝试把这个接口转换的功能去掉了。

FPGA教程系列-Vivado AXI4-Full 仿真测试还是老一套，建一个AXI-Full的IP核，看看，过程就不再赘述了。首先看框图还是用AXI Verification进行验证，代码解释也略过，简单的看下仿真后的逻辑。

日拱一卒之FPGA学习计划Alex Forencich 的代码库（主要是 verilog-axis, verilog-ethernet, verilog-pcie 等）是 FPGA 开源界的一座宝库。

日拱一卒之quartus芯片移植查看altera的芯片用的比较少了，但是还是有一定的价值，那么，在使用过程中，如果遇到了想升级芯片的想法该如何呢？

FPGA教程系列-Vivado AXI4-Full接口换换脑子，回过头来再看看AXI-Full协议，概念就不在唠叨了，反正就是AXI有三种，这个是最全乎的。

超越Proteus：AI时代驱动电路仿真的新范式——以LTspice双脉冲测试为例在功率电子领域，驱动电路的设计验证曾是一场旷日持久的“马拉松”。工程师们习惯了一套标准的流程：基于手册计算、使用基础仿真软件（如Proteus）进行初步验证、绘制PCB、制作样板，最后进行上电测试。这个过程中，最令人心惊胆战的莫过于第一次上电的“冒烟测试”——一次设计上的微小疏忽，就可能意味着昂贵的功率器件（如SiC MOSFET、IGBT）瞬间烧毁，整个项目周期被迫延长数周。

FPGA教程系列-Vivado AXI4-Lite master 测试Master与Slave类似，对该功能进行一个简单的分析：定义了模块的可配置参数。关键点：定义了物理接口。作为 Master，输出是以 VALID 结尾的信号（如 AWVALID），输入是以 READY 结尾的信号（如 AWREADY）。这与 Slave 刚好相反。

FPGA教程系列-Vivado AXI4-Lite slave 测试新知识：可以创建ip的时候，直接使用AXI4 VIP来验证IP自动生成了一个BD的验证模块，这个功能在纯verilog里用的比较少，但是比较直观

FPGA教程系列-Vivado AXI4-Lite接口声明：如有雷同，纯属抄袭。其他的就不赘述了，之前研究过。AXI4-Lite总线协议的特性如下：AXI4-Lite比起AXI4-Full总线来说，由于每次只传输一个收据，传输效率低了很多。比较适用的场景是单次访问某个寄存器（地址寻址），类似于IIC总线的单次读写。在SOC系统或者 ZYNQ 中比较常用。