【ADS】导入CMOS衬底文件+使用coilsys生成电感

新建工程经常忘记怎么操作,简记防遗忘。

操作步骤

1.unzip file

designKits-》unzip,选择对应库的压缩包,我这里是(TSMC_CRN65GP_v2.zip)。

为了工程文件比较有条理,这里直接在当前工程的文件夹下新建一个文件夹,命名为designKit,如图

designKits-》manage,勾选刚才导入的库的lib.def文件。这里是TSMC_CRN56GP_v2

2.原理图仿真

加入衬底后,仿真原理图,这里出现了报错,原因是par_res重复定义了,删掉对应行的定义(par_res=0)。

3.Layout加载衬底文件

上面勾选了IND_wrk库,这里在导入slm sub

4.使用coilsys生成电感

成功~

相关推荐
晓晓暮雨潇潇4 天前
FPGA开发技能(9)快速生成约束XDC文件
python·fpga开发·cadence·vivado
程序源_hytz2 个月前
每日论文5—06TCAS2锁相环电流匹配的gain-boosting电荷泵
cmos·pll·ieee·cp
轩阁楼主2 个月前
cadence多版本启动问题
cadence
轩阁楼主2 个月前
cadence 17.4之allegro 不能设置net颜色
cadence
baiseled3 个月前
电脑开机LOGO修改教程_BIOS启动图片替换方法
电脑·cmos·硬件
baiseled3 个月前
文件长度超出芯片容量, 超出部份将被忽略!ch341a编程器报错解决方法
windows·电脑·cmos·硬件
baiseled3 个月前
电脑主板品牌型号序列号机器码错乱修改恢复方法
windows·电脑·cmos·硬件
LostSpeed4 个月前
cadence SPB17.4 - allegro - DRC error “Soldermsk to Shape Spacing“
cadence·spb17.4
日晨难再5 个月前
Cadence:Conformal系列形式验证工具
cadence·eda·conformal
花果山圣僧5 个月前
Allegro光绘Gerber文件、IPC网表、坐标文件、装配PDF文件导出打包
cadence·allegro·gerber·pcba