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cadence SPB17.4 - allegro - DRC error "Soldermsk to Shape Spacing"
概述
未铺铜前，DRC正确。
铺铜后，出现DRC error "Soldermsk to Shape Spacing"
这个报错点是Mark点封装，放了3个Mark点，均有这种报错。
因为其他封装没这个错误，初步怀疑，是封装做的不合适。
不过暂时不知道封装咋改合适。以后自己再做一个Mark点封装再试试。
在不改Mark点封装的情况下， 试了一下，可以在铺铜后，手工将Mark点上面的铜挖掉，就正常了。
笔记
铺铜后的报错截图。
手工将报错点的地方的铺铜，挖出和封装大小一致的空窗。
这个Mark点封装，放在了top层。
将top层显示出来，其他无关层关掉。
Options中选择顶层铜皮
看命令行窗口的提示，说现在要点击选择要操作的铜皮。
因为显示和选项都设置好了，现在点击一下，选的就是顶层铜皮。
现在要操作的顶层铜皮选择好了。
看提示，现在要选挖空形状的坐标。
在Mark点的最外面的圆圈上右击，pick 圆心。
现在鼠标上就出现了一个活动的圆圈，圆心就在Mark点的中心，圆圈大小随着鼠标的移动而变化。
选择一个合适的圆圈大小，左击，完成挖空操作。
右击，选择完成，操作完成。
左击allegro右下角的DRC弹出按钮。
选择更新。
此时，由于Mark封装引起的DRC error "Soldermsk to Shape Spacing"错误就没有了。
在allegro右下角的DRC按钮上左击，选择"Display Status"
更新一下铜皮，确认一下，就可以去改其他DRC错误了。
