【FPGA开发】Xilinx FPGA差分输入时钟的使用方法

正文

以前在使用ZYNQ的领航者ZYNQ7020进行FPGA学习时,它们使用的单端50M的输入时钟,在verlog代码编写上比较简单,而现在使用Alinx的AXU3EG开发板时,发现它使用的是200M的差分输入时钟,哪这个时候,输入时钟要怎么使用呢?

先说答案,使用 IBUFDS 源语解决!

先介绍一下什么是 IBUFDS,它的全称为 Dedicated Differential Signaling Input Buffer with Selectable I/O Interface,即专用差分输入时钟缓冲器 。它用来把差分时钟转换成单端时钟来作为全局的时钟。

​ 它的结构如下图所示:

对于其而言,有两路输入,用I和IB表示。其真值表如下:

I IB O
0 0 No Change
0 1 0
1 0 1
1 1 No Change

可以看出,只有 I 和 IB 不同时,输出才会发生改变,且与 I 相同。而对于差分时钟而言,I 和 IB 时钟是逻辑上相异的,所以可以通过 IBUFDS 后可以产生单端的时钟信号。

在 Xilinx 的 Vivado 中,可以采用以下方式进行例化:

verilog 复制代码
IBUFDS #(
      .DIFF_TERM("FALSE"),       // Differential Termination
      .IBUF_LOW_PWR("TRUE"),     // Low power="TRUE", Highest performance="FALSE" 
      .IOSTANDARD("DEFAULT")     // Specify the input I/O standard
   ) IBUFDS_inst (
      .O(O),  // Buffer output
      .I(I),  // Diff_p buffer input (connect directly to top-level port)
      .IB(IB) // Diff_n buffer input (connect directly to top-level port)
   );

更简洁的,可以省略上面的参数,而直接采用默认参数

verilog 复制代码
IBUFDS IBUFDS_inst (
      .O(sys_clk),   // 1-bit output: Buffer output
      .I(sys_clk_p),   // 1-bit input: Diff_p buffer input (connect directly to top-level port)
      .IB(sys_clk_n)  // 1-bit input: Diff_n buffer input (connect directly to top-level port)
	);

参考资料

【XINLIX 原语】XILINX 原语的使用之 IBUFDS 差分转单端、OBUFDS 单端转差分

相关推荐
尤老师FPGA10 小时前
使用DDR4控制器实现多通道数据读写(二十)
fpga开发
千宇宙航14 小时前
闲庭信步使用图像验证平台加速FPGA的开发:第二十一课——高斯下采样后图像还原的FPGA实现
图像处理·计算机视觉·fpga开发
千宇宙航15 小时前
闲庭信步使用图像验证平台加速FPGA的开发:第二十课——图像还原的FPGA实现
fpga开发
霖0018 小时前
神经网络项目--基于FPGA的AI简易项目(1-9图片数字识别)
人工智能·pytorch·深度学习·神经网络·机器学习·fpga开发
chuy70019 小时前
FPGA——ZYNQ7020学习日记(PS端)4(开始PS控制VGA显示)
学习·fpga开发
hahaha601621 小时前
使用./lspci -vvv查看PCIE链路信息
网络·fpga开发
leo__5202 天前
如何在硬件中进行有效地调试
fpga开发
fei_sun2 天前
【FPGA】AXI总线协议
fpga开发
无证驾驶梁嗖嗖2 天前
16路串口光纤通信FPGA项目实现指南 - 第二部分(下)
fpga开发
minglie13 天前
zynq分频的例子
fpga开发