芯参谋(38):NAND_MCP_电路设计指南

适用范围

本文针对 NAND MCP（Multi-Chip Package，多芯片合封存储） 的硬件电路设计：在同一颗 BGA 封装内同时集成 Raw NAND die （无控制器）与 LPDDR / LPDDR2 / LPDDR3 / LPDDR4 DRAM die ，对外引出两套彼此独立的并行总线。
覆盖常见组合：4 Gb SLC NAND + 2 Gb LPDDR2 x32 、8 Gb + 4 Gb 、16 Gb + 8 Gb ；封装 BGA 100 / 130 / 136 / 153 / 162 / 169 / 221 / 254 ball ，pitch 0.5 mm / 0.4 mm。
同时覆盖衍生形态：eMCP （eMMC + LPDDR，内部有控制器）、ePOP （叠在 AP 上方）、uMCP（UFS + LPDDR）。
内容包含：选型对比、封装球位、接口协议、多电源轨设计、典型电路、多 die / 多 CE 拓扑、Layout、SI、可靠性、生产、排查与检查清单。
不包含：FTL / 磨损均衡算法实现、DRAM 控制器 IP 设计、具体厂商寄存器全表。所有电气参数、时序、球位定义一律以目标型号 datasheet 为准，本文数值为典型工程取值。

与 eMMC 的本质区别（选型第一原则）

NAND MCP 内部没有存储控制器。 主机 SoC 必须同时自带 NAND 控制器（含硬件 ECC 引擎）和 DRAM 控制器（PHY），并自行承担坏块管理、ECC 校验、磨损均衡、FTL 映射、DRAM 初始化与刷新。高风险若 SoC 缺少其中任一控制器，必须改用 eMCP / eMMC。

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如何在这些存储方案之间快速决策

① SoC 有 NAND 控制器 + DRAM 控制器，且要极致 BOM 成本/面积 → NAND MCP 。② SoC 只有 eMMC/SDIO 接口 → eMCP （或 eMMC + 独立 DRAM）。③ 要高性能存储 + 大内存、走 UFS → uMCP 。④ AP 上方空间紧张、要超薄 → ePOP 。⑤ 容量小、引脚少、成本最低 → SPI NAND / SPI NOR。⑥ 要 XIP 片内执行 → 并行 NOR / SPI NOR（NAND MCP 不支持 XIP）。

NAND MCP 的短板是设计门槛最高 ：两套总线、三组以上电源轨、0.4 mm pitch 强制 HDI、坏块与 ECC 全靠主机；长板是单位面积容量最高、物料数最少、NAND 与 DRAM 共享一次贴片。

1 · 器件基础

NAND MCP 是典型的 SiP（System in Package）：封装内两颗（或更多）裸片通过金线或 TSV 互连到同一基板，对外呈现为一个 BGA 器件、两套总线。

1.1 定位与选型对比

对比项	NAND MCP（本文）	eMMC	eMCP	SD NAND	Raw 并行 NAND	独立 DRAM（LPDDR）
内部控制器	无	有	有	有	无	无
主机需要的控制器	NAND 控制器 + DRAM 控制器	eMMC/SDIO 主机	eMMC 主机 + DRAM 控制器	SDIO / SPI	NAND 控制器	DRAM 控制器
坏块 / ECC / FTL	全部主机负责	器件内部完成	eMMC 侧器件完成	器件内部完成	全部主机负责	---
对外总线数	2 套（NAND + DRAM）	1 套	2 套	1 套	1 套	1 套
典型引脚数	100 ~ 254 ball	153 / 169 ball	169 / 221 / 254 ball	8 / 9 pin	48 / 63 ball	134 ~ 200 ball
典型 pitch	0.5 / 0.4 mm	0.5 mm	0.5 / 0.4 mm	1.0 mm（WSON/BGA）	0.5 mm	0.5 / 0.4 mm
PCB 难度	最高（HDI）	中	高	低	中	高
顺序读带宽	40 ~ 400 MB/s（NAND 侧）	250 ~ 330 MB/s	250 ~ 330 MB/s	20 ~ 90 MB/s	40 ~ 400 MB/s	4 ~ 17 GB/s（DRAM 侧）
是否支持 XIP	否	否	否	否	否	是（可直接执行）
典型应用	功能机 / 智能穿戴 / 入门 AP / 车载 T-Box	主流手机平板	中低端手机	小体积 MCU 系统	工业 / 路由器	任意需要内存的系统

选型时的三个硬门槛

① ECC 能力匹配： SoC 硬件 ECC 引擎的纠错能力必须 ≥ NAND 器件 datasheet 规定的最低要求（SLC 常 4~8 bit/512 B，MLC 常 24~40 bit/1 KB，TLC 需 LDPC）。不匹配会直接导致数据损坏。

② DRAM 控制器代际匹配： MCP 内是 LPDDR2 就必须用 LPDDR2 控制器（LPDDR3 控制器向下兼容能力需查证，不能默认兼容 ）。

③ IO 电平一致： NAND 侧 VCCQ 与 DRAM 侧 VDDQ 若同为 1.8 V 可共用电源轨；LPDDR4 的 VDDQ 为 1.1 V，必须独立供电。

常见容量组合示例

组合代号（示例）	NAND 部分	DRAM 部分	NAND 总线	DRAM 总线	典型封装	典型应用
4 Gb + 2 Gb	4 Gb SLC，2 KB page	2 Gb LPDDR2	x8，异步 / NV-DDR2	x32，LPDDR2-1066	BGA-136 / 162，0.5 mm	功能机、IoT 网关
8 Gb + 4 Gb	8 Gb SLC / MLC，4 KB page	4 Gb LPDDR2 / LPDDR3	x8，NV-DDR2	x32，LPDDR3-1866	BGA-169 / 221，0.5 / 0.4 mm	智能穿戴、入门平板
16 Gb + 8 Gb	16 Gb MLC，8 KB page	8 Gb LPDDR3	x8，NV-DDR2 / NV-DDR3	x32，LPDDR3-1866	BGA-221 / 254，0.4 mm	入门手机、车载 IVI
32 Gb + 16 Gb	32 Gb MLC / TLC	16 Gb LPDDR4 / 4X	x8，NV-DDR3	x32（2ch x16），LPDDR4-3733	BGA-254，0.4 mm	中端手机、AIoT 盒子

注：上表组合为市场常见配置的示例，具体型号、die 数量、页面大小与 ECC 要求以厂商选型手册与 datasheet 为准。

芯天下 XTX 对应料号： 4 Gb + 2 Gb 组合 → XT61M4G8D2TA-B8BEA（MP，BGA-162 8×10.5×1.0 mm，1.7~1.9 V）；2 Gb + 2 Gb → XT61M2G8D2TA-B8BEA（MP）；2 Gb + 1 Gb → XT61M2G8C2TM-B8BEA（MP）；1 Gb + 1 Gb → XT61M1G8C2TM-B8BEA（MP）。另有 XT63M4G8E6MU-CDBIA（eMCP 形态，BGA-149 8×9.5×0.8 mm，SS 状态）。XTX MCP 均为 1.7~1.9 V 单 IO 电平，电源轨较 3.3 V + 1.8 V 方案更简化。

电路图对应关系： 上表中 DRAM 部分为 LPDDR2 / LPDDR3 的行 → 原理图照 4.2 节（图 4-2） ；为 LPDDR4 / 4X 的行 → 原理图照 4.3 节（图 4-3） 。两者的 NAND 侧完全相同，差异只在 DRAM 侧总线结构与电源树，见 4.5 节差异速查表。

1.2 封装与球位定义

NAND MCP 的球位排布没有跨厂商统一标准，但几乎所有厂商都遵循"分区集中"原则：NAND 接口球集中在封装一侧，DRAM 接口球集中在另一侧，电源与地穿插在中间与外围。设计前必须逐球核对 datasheet 的 ball map。

BGA 球位分区示意（13 × 13 = 169 ball，0.5 mm pitch，bottom view 底视图）A112345678910111213ABCDEFGHJKLMNAND 接口区DRAM 接口区控制 / 配置区（A--C 行）L 行：VCC / VCCQ / VDD1 / VDD2 / VDDQ　·　M 行：VSS / VSSQ / NC球位分区图例NAND 接口区DRAM 接口区电源（VCC 系列）地 / VSS / VSSQ控制 / 配置脚NC / 未连接A1 角标（红）pitch 0.5 mm：球径 0.30 mmpitch 0.4 mm：球径 0.25 mmNSMD 焊盘 = 球径 × 0.85实际分区以 DS ball map 为准

图 1-1　NAND MCP（BGA-169，13×13）球位分区示意图（底视图，示意性分区，实际以 datasheet ball map 为准）

关键球位信号清单（按功能分组，名称随厂商略有差异）

分组	信号	方向	说明与设计要点
NAND 接口	DQ0~DQ7	双向	8 位数据/地址/命令复用总线。同步模式下需与 DQS 严格等长
NAND 接口	DQS / DQS#（或 RE# 复用）	双向	同步 NV-DDR2/3 数据选通；异步模式下该球可能为 RE#
NAND 接口	CE#（CE#1~CE#4）	输入	片选，多 die 时每个 target 一根；必须上拉
NAND 接口	CLE / ALE	输入	命令/地址锁存使能；建议下拉防误锁存
NAND 接口	WE# / RE#	输入	写/读使能，低有效；空闲时保持高
NAND 接口	WP#	输入	写保护，低有效；必须上拉（不使用时上拉到 VCCQ）
NAND 接口	R/B#（R/B#1~R/B#4）	输出（OD）	就绪/忙，开漏输出，必须上拉 4.7~10 kΩ，多 target 可线与
DRAM 接口	CK / CK#	输入	差分时钟；LPDDR4 为每通道一对
DRAM 接口	CKE	输入	时钟使能；上电初始化期间必须保持低
DRAM 接口	CS#（CS#_A / CS#_B）	输入	片选；LPDDR4 双通道各有独立 CS#
DRAM 接口	CA / ADDR	输入	LPDDR2/3 为地址总线，LPDDR4 为命令/地址复用
DRAM 接口	DQ0~DQ31	双向	数据总线，x16 / x32 可配
DRAM 接口	DQS / DQS#（含 DQSL/DQSU）	双向	数据选通差分对，读写各有窗口
DRAM 接口	DM / DBI#	双向	数据掩码；LPDDR4 可复用为 DBI#
DRAM 接口	ZQ	模拟	外接 240 Ω ±1% 到 VSSQ（LPDDR2/3；LPDDR4 多内建）
控制 / 配置	RESET#	输入	DRAM 复位，低有效；上电保持低 ≥ tRP 后释放
控制 / 配置	ODT	输入	片内端接使能（LPDDR2/3 有独立球，LPDDR4 走 CA 总线）
控制 / 配置	NC / DNU	---	严禁连接；PCB 上可留焊盘但不得走线
电源 / 地	VCC	电源	NAND core：3.3 V 或 1.8 V（视工艺）
电源 / 地	VCCQ	电源	NAND I/O：1.8 V（部分新器件 1.2 V）
电源 / 地	VDD1 / VDD2	电源	DRAM core / 阵列电源：1.8 V / 1.2 V（LPDDR2、LPDDR3）
电源 / 地	VDDQ	电源	DRAM I/O：1.2 V（LPDDR2/3）或 1.1 V（LPDDR4）
电源 / 地	VSS / VSSQ	地	数字地与 I/O 地，Layout 上尽量统一为完整地平面

1.3 关键电气参数

参数	典型值 / 范围	说明
VCC（NAND core）	3.3 V ±10% 或 1.8 V ±5%	老工艺多 3.3 V；新世代 1.8 V。以 DS 为准
VCCQ（NAND I/O）	1.8 V ±5%（部分 1.2 V ±5%）	必须与 SoC NAND 控制器 I/O 电平一致
VDD1（DRAM core）	1.8 V ±5%（LPDDR2/3）	LPDDR4 为 1.8 V
VDD2（DRAM 阵列）	1.2 V ±5%（LPDDR2/3）	LPDDR4 为 1.1 V
VDDQ（DRAM I/O）	1.2 V ±5%（LPDDR2/3）／1.1 V ±5%（LPDDR4）	与 SoC DRAM PHY I/O 一致
VREF	0.5 × VDDQ（LPDDR2/3 外部提供）／内建（LPDDR4）	LPDDR4 内部 VREF 需通过 MR 寄存器训练
VPP（部分器件）	2.5 V ±5%（仅部分 LPDDR4 / 特殊器件）	若球位含 VPP，必须独立供电，不可与 VDD1 短接
I/O 输入高电平 VIH	0.7 × VCCQ（min）	NAND 侧，1.8 V 时约 1.26 V
I/O 输入低电平 VIL	0.3 × VCCQ（max）	NAND 侧，1.8 V 时约 0.54 V
工作电流（NAND 读）	15 ~ 35 mA	同步 DDR 模式更高
工作电流（NAND 编程/擦除）	20 ~ 40 mA	峰值需按 DS 的 ICC 最大值留 1.5 倍余量
DRAM 工作电流（LPDDR3 x32）	200 ~ 600 mA（活跃）／< 2 mA（自刷新）	电源网络必须按 1 A 级瞬态设计
工作温度（商业级）	0 ~ +70 ℃	---
工作温度（工业级）	−40 ~ +85 ℃	高温下 DRAM 刷新周期需减半（> 85 ℃ 时 tREFI 更短）
存储温度	−55 ~ +125 ℃	---
ESD HBM	±2000 V（典型）	按 JEDEC JS-001
ESD CDM	±500 V（典型）	按 JEDEC JS-002；0.4 mm pitch 器件 CDM 更敏感

最容易踩的电气坑

VCCQ 与 VDDQ 不是同一回事。 NAND 侧 I/O 用 VCCQ（1.8 V），DRAM 侧 I/O 用 VDDQ（1.2 / 1.1 V）。LPDDR2/3 方案里两者不同电压，绝不可共用；只有 NAND 侧与 DRAM 侧 I/O 电压恰好相同（例如都是 1.8 V 的老 LPDDR2 配置）才可评估共用，且需 DS 明确允许。

⚠ 本 XTX 料号电源域限定（重要）

⚠ 本 XTX 料号的 NAND die 仅 VCC 单电源域 （通常为 1.8 V / 3.3 V，由工艺决定），没有独立的 VCCQ 引脚 。上表与 §1.3 列出的「VCCQ（NAND I/O）」仅适用于带有独立 I/O 电源域的其它 NAND die 型号 ，对本料号不适用 。VCCQ / VDDQ 仅属 LPDDR die ，与 NAND 侧无关------因此本料号的 R/B# 上拉必须接 VCC（而非 VCCQ），上电时序中 NAND 侧只需保证 VCC 即可。通用「VCCQ 电源轨 + 去耦」方案仅作同类器件参考，本料号可省略 NAND 侧 VCCQ 轨。

2 · 接口与协议

NAND MCP 对外是两套完全独立、互不复用的并行总线：一套走 ONFI / Toggle 协议的 Raw NAND 接口，一套走 JEDEC LPDDR 协议的 DRAM 接口。两者时序域不同、电源域不同、Layout 约束也不同。

⚠ 本 XTX 料号接口限定（针对本器件，非通用结论）

⚠ 本 XTX 料号为单 CE、传统异步并行 NAND（非 ONFI 同步器件） ：只有 1 个 CE#、1 个 R/B# ，不存在多 CE interleave ，不支持 ECh / EFh / EEh 命令，无 NV-DDR2/3 同步模式 。本节（以及 §2.3 的命令集、§5.2 的 4-CE 译码、§5.3 的 Interleave、ONFI 参数页 0xEC、Set Features 0xEF、Toggle DDR 等内容）仅作同类器件的通用参考，并非本料号的设计依据 。对本料号实际只发传统并行命令 （FFh / 90h / 70h / 00h+30h / 80h+10h / 60h+D0h 等）；禁止盲发 0xEC / 0xEF / EEh 等 ONFI 命令。接口定性以《NAND MCP 软件设计规范》为准。

2.1 NAND 侧：ONFI / Toggle 异步与同步模式

模式	规范	数据速率	时钟/选通	信号特征	典型带宽（x8）
异步 SDR（Async）	ONFI 1.0 / 2.x	~40 MT/s（tRC ≥ 25 ns）	无时钟，靠 RE#/WE# 选通	主机提供 RE#，器件在 RE# 下降沿后 tREA 输出数据	~33 MB/s
异步 SDR 高速	ONFI 2.x	~50 MT/s（tRC ≥ 20 ns）	同上	需主机支持时序参数可调	~40 MB/s
同步 NV-DDR	ONFI 2.x	100 ~ 200 MT/s	器件输出 DQS，源同步	DDR，DQS 双边沿采样	100 ~ 200 MB/s
同步 NV-DDR2	ONFI 3.x	200 ~ 400 MT/s	DQS 差分（部分器件）	需主机做 DQS 训练 / read calibration	200 ~ 400 MB/s
同步 NV-DDR3	ONFI 4.x	400 ~ 800 MT/s	DQS 差分 + 片内端接	必须做 ZQ/ODT 校准，走线极短	400 ~ 800 MB/s
Toggle DDR 1.0	Toggle 1.0	~133 ~ 200 MT/s	DQS 差分，主机不驱动 RE#	与 ONFI 电气兼容但命令集不同	133 ~ 200 MB/s
Toggle DDR 2.0	Toggle 2.0	~400 MT/s	DQS 差分，双边沿	需主机控制器支持 Toggle 2.0	~400 MB/s

异步 vs 同步的取舍

异步 SDR： 时序简单、对走线等长不敏感、调试容易，适合 MCU/低速 SoC 与工业场景，实测 ~30 MB/s 已足够大多数固件存储需求。

同步 DDR： 带宽高 5~10 倍，但要求控制器支持 DQS 训练、走线等长严格控制（组内 ±25 mil 甚至 ±10 mil）、必须做 SI 仿真。如果 SoC 的 NAND 控制器没有 read calibration/DQS training 能力，就不要用 NV-DDR2/3。

ONFI 异步模式关键时序参数（示例，tRC 模式 5 / EDO 关闭）

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# 异步 SDR 接口关键时序（典型值，单位 ns，务必以目标 datasheet 为准）
tRC   (读周期时间)        min  25      -> 决定异步模式上限速率
tREA  (RE# 低到数据有效)  max  20      -> 主机采样窗口的关键参数
tRP   (RE# 脉冲宽度)      min  12
tREH  (RE# 高电平保持)    min  10
tWC   (写周期时间)        min  25
tWP   (WE# 脉冲宽度)      min  12
tWH   (WE# 高电平保持)    min  10
tCLS  (CLE 建立)          min  12      -> CLE/ALE 相对 WE# 上升沿
tCLH  (CLE 保持)          min   5
tALS  (ALE 建立)          min  12
tALH  (ALE 保持)          min   5
tDS   (数据建立)          min  12
tDH   (数据保持)          min   5
tCS   (CE# 建立)          min  20      -> CE# 拉低到第一个 WE#/RE# 之间
tCH   (CE# 保持)          min   5
tWB   (WE# 高到 R/B# 低)  max 100      -> 等待 busy 的超时依据
tR    (页读阵列时间)      典型 25 us / 最大 60 us   -> 4 KB page
tPROG (页编程时间)        typ 350 us   -> SLC 典型；MLC/TLC 更长
tBERS (块擦除时间)        typ  3 ms    -> SLC 典型；MLC 5~10 ms

# 同步 NV-DDR2 关键时序（示意）
tCK   (时钟周期)          min   5 ns   -> 200 MT/s（DDR）
tDQSCK (DQS 相对 CK 偏移) ±0.35 tCK
tDQSQ (DQS 到 DQ 偏移)    max 0.18 tCK
tQHS  (DQ 保持)           min 0.15 tCK

2.2 DRAM 侧：LPDDR2 / LPDDR3 / LPDDR4 接口

项目	LPDDR2	LPDDR3	LPDDR4 / LPDDR4X
数据速率	533 / 800 / 1066 MT/s	1333 / 1600 / 1866 MT/s	3200 / 3733 / 4266 MT/s
核心/阵列/IO 电压	1.8 V / 1.2 V / 1.2 V	1.8 V / 1.2 V / 1.2 V	1.8 V / 1.1 V / 1.1 V（4X 的 VDDQ 0.6 V）
命令/地址	CA 复用（10 bit × 多周期）	CA 复用（10 bit）	CA 复用（6 bit，SDR）
通道结构	单通道 x32 / 2×x16	单通道 x32 / 2×x16	双通道（ChA + ChB，各 x16）
DQS	差分（每字节一对）	差分（每字节一对）	差分（每通道 2 对：DQSL/DQSU）
ODT	有（独立 ODT 球）	有（独立 ODT 球）	片内，通过 MR 配置，无独立球
ZQ 校准	外部 240 Ω 1%	外部 240 Ω 1%	内建（部分保留外部球）
VREF	外部（部分内建）	外部（部分内建）	内建 + MR 训练
拓扑	点对点（PoP / MCP）	点对点	点对点，双通道各独立
x32 峰值带宽	~4.3 GB/s	~7.5 GB/s	~17 GB/s

MCP 内 DRAM 的最大优势：点对点

MCP 内部的 DRAM die 与主机 SoC 是严格的一对一点对点连接 ，没有 DIMM 插槽、没有多负载分叉、没有 Fly-by 拓扑。这意味着：不需要 write leveling 补偿（或补偿量极小）、不需要外部端接电阻、走线长度可以很短、SI 裕量远好于板级 DDR。代价是 pitch 小、走线密集，机械与扇出成为主要难点而非电气难点。

2.3 多 CE、R/B# 与命令集要点

标准 NAND 命令集（ONFI 兼容）

命令	第一周期	第二周期	功能	硬件设计关联
RESET	FFh	---	复位器件到已知状态	上电后必须发；R/B# 会变低 ≤ tRST
READ ID	90h	地址 00h	读厂商/器件 ID	主机据此查表确定 page/block 大小与 ECC 要求
READ PARAMETER PAGE	ECh	---	读 ONFI 参数页	关键：ECC 要求、时序模式、多 CE 数量都在这里
SET FEATURES	EFh	特征地址	配置时序模式 / ODT / 驱动强度	切 NV-DDR2/3 前必须配置
GET FEATURES	EEh	特征地址	读回配置	用于验证模式切换是否成功
READ PAGE	00h	30h	页读（阵列 → 缓存）	tR 期间 R/B# 为低，主机必须等待
CHANGE READ COLUMN	05h	E0h	随机数据输出	读 OOB 区常用
PROGRAM PAGE	80h	10h	页编程	tPROG 期间 R/B# 为低
ERASE BLOCK	60h	D0h	块擦除	tBERS 期间 R/B# 为低，典型 3 ms
READ STATUS	70h	---	读状态寄存器	bit0 = 失败，ECC 校正信息在部分位
READ STATUS ENHANCED	78h	---	多 CE 下读指定 target 状态	多 CE 系统必须用它区分是哪个 die 失败

R/B# 的三种处理方式

方案	接法	优点	缺点	适用
逐 CE 独立	每个 target 的 R/B# 单独接 SoC GPIO	可精确判断每个 die 状态，支持 interleave	占用 2~4 个 GPIO	推荐多 die 高性能方案
线与合并	所有 R/B# 短接 + 一个 4.7 kΩ 上拉到 VCCQ	只占 1 个 GPIO	任一 die 忙即整体忙，无法 interleave	引脚紧张的小系统
轮询状态寄存器	不接 R/B#，用 70h/78h 轮询	省 GPIO	占用总线带宽，响应慢，掉电时不可靠	不推荐（仅调试兜底）

R/B# 是开漏（Open-Drain）输出

R/B# 在器件内部是 OD 结构，不会主动驱动高电平 。没有上拉电阻时该网络永远为低，主机会一直认为器件"忙"，表现为上电后第一条命令就超时 。上拉电阻取值 4.7 kΩ（更快，推荐）或 10 kΩ（更省电），上拉到 VCCQ 而不是 VCC。

2.4 带宽计算

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# ---------- NAND 侧带宽 ----------
# 异步 SDR（ONFI 异步模式）
BW_async = 8 bit / tRC
         = 8 / 25 ns            = 320 Mbit/s = 40 MB/s   (理论峰值)
# 扣除地址/命令周期开销（约 25%~35%）：
BW_async_eff ≈ 40 × 0.7         ≈ 28 MB/s

# 同步 NV-DDR2（DDR，x8）
BW_ddr2 = (MT/s × 2) × 8 / 8
        = (200 × 2) × 8 / 8     = 400 MB/s             (理论峰值)
# 扣除 tR 阵列时间（4 KB page：tR=60 us，传输 400 MB/s 下只需 10 us）
# 有效带宽受 tR 主导：
BW_ddr2_eff ≈ 4096 B / (60 us + 10 us) ≈ 58 MB/s       (单 CE 无 interleave)
# 4 CE interleave（tR 重叠）：
BW_ddr2_eff_4ce ≈ 4096 B / 60 us × 4 ≈ 273 MB/s

# 结论：NAND 侧的真实瓶颈是 tR（阵列读出时间）而不是接口速率。
#       提升带宽最有效的手段是【多 CE interleave】而不是提高接口时钟。

# ---------- DRAM 侧带宽 ----------
BW = 数据速率(MT/s) × 总线宽度(Byte) × 效率因子
LPDDR3-1866, x32 : 1866 × 4 × 0.80 = 5971 MB/s ≈ 5.8 GB/s
LPDDR4-3733, x32 : 3733 × 4 × 0.75 = 11199 MB/s ≈ 11.2 GB/s
# 效率因子：随机访问 0.5~0.7，顺序访问 0.8~0.9，读写切换频繁 0.6~0.7

3 · 电源设计

NAND MCP 至少有 3 组独立电源轨（NAND core、NAND I/O、DRAM core/IO），LPDDR4 配置下可达 4~5 组。电源设计是 MCP 方案最容易出问题的环节。

3.1 多电源轨与容差

电源轨	标称电压	容差	供电对象	典型电流	可否共用
VCC	3.3 V / 1.8 V	±10% / ±5%	NAND die core（电荷泵、阵列）	20 ~ 40 mA	不可独立
VCCQ	1.8 V（或 1.2 V）	±5%	NAND I/O 缓冲、上拉参考	10 ~ 30 mA	与 SoC NAND IO 域同轨
VDD1	1.8 V	±5%	LPDDR core 逻辑	50 ~ 200 mA	可与 SoC 其他 1.8 V 评估共用
VDD2	1.2 V（LP4：1.1 V）	±5%	LPDDR 阵列 / 外围	150 ~ 500 mA	建议独立 LDO / BUCK
VDDQ	1.2 V（LP4：1.1 V）	±5%	LPDDR I/O 与 DQS	100 ~ 300 mA	VDD2/VDDQ 常可同源（LPDDR2/3 允许时）
VREF（CA/DQ）	0.5 × VDDQ	±1%	LPDDR2/3 输入参考	< 1 mA	1 kΩ 分压 + 0.1 µF，或专用 VREF 缓冲
VPP（部分器件）	2.5 V	±5%	LPDDR4 字线升压（若球位存在）	5 ~ 20 mA	必须独立

上电顺序铁律

① 任意时刻必须满足 VCCQ ≤ VCC（部分器件允许 +0.5 V 容差窗口），否则 NAND I/O 保护二极管正向导通，导致闩锁或永久损伤。

② DRAM 侧同样要求 VDDQ ≤ VDD2 ≤ VDD1。

③ 若 SoC 与 MCP 的 I/O 由不同电源域供电，必须保证两者的 IO 电源同时上电，否则会出现经 I/O 钳位二极管的倒灌电流（典型故障：MCP 未上电而 SoC 已驱动 NAND 总线，导致 MCP 被"幽灵供电"）。

3.2 去耦电容配置

电源轨	电容配置（每轨）	封装	布局位置	备注
VCC（NAND core）	0.1 µF × 2 + 4.7 µF × 1	0402 / 0603	BGA 背面投影区，靠近 VCC 球	编程/擦除时电荷泵电流脉冲大
VCCQ（NAND I/O）	0.1 µF × 2 + 1 µF × 1	0402	靠近 VCCQ 球，回路最短	同步 DDR 模式下需再加 0.01 µF × 2
VDD1（DRAM core）	0.1 µF × 4 + 10 µF × 1	0402 / 0603	阵列式分布在 BGA 四周 + 背面	高频去耦最关键的一路
VDD2（DRAM 阵列）	0.1 µF × 4 + 10 µF × 1	0402 / 0603	同上	激活/预充电瞬态电流大
VDDQ（DRAM I/O）	0.1 µF × 4 + 4.7 µF × 1	0402	紧贴 DQ/DQS 换层过孔附近	SSO 噪声主要来源
VREF	0.1 µF × 1 + 10 nF × 1	0402	紧贴 VREF 球	必须单独走线，不可与噪声源平行
整板	22 µF ~ 100 µF bulk	0805 / 1206	PMIC 输出端	抑制慢速负载跳变

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# 去耦电容有效性核对（工程速算）
# 目标阻抗法：Z_target = (V_ripple_max / I_transient_max)
# 例：VDD2 = 1.2 V，允许纹波 ±3% = 36 mV，瞬态电流 0.5 A
Z_target = 36 mV / 0.5 A = 72 mΩ
# 单颗 0402 0.1 µF（X5R，6.3 V）在 100 MHz 处的阻抗约 60~90 mΩ
# 4 颗并联 => 15~22 mΩ，满足 72 mΩ 目标且有 3 倍余量 ✓
#
# 电容自谐振频率（含 0.5 nH 安装电感）估算：
#  0402 100 nF  -> ~25 MHz
#  0402  10 nF  -> ~70 MHz
#  0201 100 nF  -> ~35 MHz   (更低 ESL，0805 不推荐用于高频去耦)
# 因此：高频段用多颗小容值并联，而不是一颗大容值。

# 布局硬约束：电容到电源球的总回路长度（含两个过孔）
#  目标 < 60 mil (1.5 mm)   -> 0.4 mm pitch 器件几乎必须放在 BGA 背面正下方
#  上限 < 120 mil (3.0 mm)  -> 超出后高频去耦基本失效

3.3 上电 / 掉电时序

上电时序（Power-Up Sequence）VCCNAND Core3.3 V / 1.8 VVCCQNAND I/O1.8 V（VCCQ ≤ VCC 全程成立）VDD1/VDD2/VDDQDRAM1.8 V / 1.2 V（VDDQ ≤ VDD2 ≤ VDD1）RESET#DRAM 复位保持低电平 ≥ tRP（典型 200 µs）CKE时钟使能CKE ↑CK / CK#差分时钟时钟必须稳定 ≥ 200 个周期后才能拉高 CKECK 稳定t0t1t2t3t4t5t6t7time →上电关键节点t0 VCC 开始上升t1 VCCQ 跟随上升t2 DRAM 各轨上电t3 全部电源稳定t4 释放 RESET#（≥tRP）t5 CK 起振并稳定t6 CKE 拉高t7 tINIT 完成，发命令等待时间典型值：· 电源稳定 → RESET#↑：≥ 200 µs· RESET#↑ → CKE↑：≥ tXSR（典型 5 µs）· CKE↑ → 首命令：≥ tINIT ≥ 200 µs掉电时序（Power-Down Sequence）RESET#先拉低 RESET#（或强制 CKE 低 + 全部 bank precharge）VCCQVCCQ 必须先于 / 同时于 VCC 下降VCCVCC 最后下降掉电铁律① 先把 DRAM 置于IDLE / 自刷新关闭② 拉低 RESET# 与 CKE③ I/O 轨先断，core 轨后断④ 掉电到 0 V 后保持 ≥ 100 ms再重新上电

图 3-1　NAND MCP 上电 / 掉电时序波形（时间轴为示意，具体 tRP / tXSR / tINIT 数值以 datasheet 为准）

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# ============ 上电约束（驱动 / 原理设计需要满足） ============
# --- 电源轨顺序 ---
# 1) VCC  (NAND core)      先上电
# 2) VCCQ (NAND I/O)       与 VCC 同时或延后 0~<tVCCQ_DELAY>，且全程 VCCQ <= VCC
# 3) VDD1 (DRAM core)      1.8 V
# 4) VDD2 (DRAM 阵列)      1.2 V，不得先于 VDD1
# 5) VDDQ (DRAM I/O)       1.2 V / 1.1 V，不得先于 VDD2
#
# --- 关键时间参数（典型，务必以 DS 为准） ---
tVR     : VCC 上升时间        典型 0.1 ~ 10 ms（过快需评估浪涌）
tVCCQ_D : VCCQ 相对 VCC 延迟  0 ~ 1 ms，且不得出现 VCCQ > VCC + 0.5 V
tRP     : RESET# 保持低电平   min 200 µs（自电源稳定起算）
tXSR    : RESET#↑ 到 CKE↑    min 5 µs（LPDDR2/3 典型值）
tINIT   : CKE↑ 到首个命令     min 200 µs（含模式寄存器写入完成）
tCKSTB  : CK 稳定时间         min 200 个时钟周期（CKE 拉高之前）
tMRD    : 模式寄存器写入间隔  min 4 个时钟周期（背靠背 MRS 之间）
tZQINIT : ZQ 初始化校准       min 512 个时钟周期（LPDDR3），期间不可访问
tDLLK   : DLL 锁定            min 512 个时钟周期（若使能 DLL）
#
# --- 伪代码：DRAM 初始化序列（示意） ---
# power_on:
#   assert RESET# = 0; CKE = 0
#   enable VCC -> VCCQ -> VDD1 -> VDD2 -> VDDQ
#   wait until all rails within tolerance          # 监测 PGOOD
#   wait 200 us                                    # tRP
#   deassert RESET#  (RESET# = 1)
#   start CK; wait 200 clock cycles                # tCKSTB
#   wait 5 us                                      # tXSR
#   CKE = 1
#   wait 200 us                                    # tINIT
#   ZQCL (ZQ calibration long); wait tZQINIT       # 512 tCK
#   MRS (write MR1/MR2/MR3 ...); wait tMRD each
#   DRAM ready
#
# --- NAND 侧初始化 ---
#   NAND RESET (FFh) -> wait tRST (max 5 us / 1 ms for some devices)
#   READ ID (90h/00h) -> 校验厂商与器件 ID
#   READ PARAMETER PAGE (ECh) -> 取 page/block 大小、ECC 要求、支持的时序模式
#   SET FEATURES (EFh) -> 若需要切 NV-DDR2/3，配置 timing mode + 驱动强度 + ODT
#   GET FEATURES (EEh) -> 回读确认切换成功
#   建立坏块表（扫描每个 block 的 OOB 首/次页坏块标记）

3.4 低功耗与掉电保护

模式	NAND 侧	DRAM 侧	典型电流	唤醒时间
全速工作	读/编程中	Active（读写突发）	200 ~ 800 mA	---
空闲	Standby（CE# 高）	Idle / Active power-down	5 ~ 30 mA	< 1 µs（NAND）／< 20 ns（DRAM）
浅睡眠	Standby + 关闭同步时钟	Self-refresh（自刷新）	1 ~ 3 mA	< 200 µs
深睡眠	可断电 VCC（需先完成所有操作）	Deep power-down / 断电	< 200 µA	需完整重新初始化（≥ 1 ms）

掉电保护（Sudden Power Loss）------NAND MCP 方案的头号可靠性风险

因为主机自行管理 FTL，掉电时映射表可能来不及写回，导致文件系统损坏甚至整片变砖。硬件层面必须提供：

① 掉电检测电路： 用比较器或 PMIC 的 PGOOD 监测输入电源，触发中断给 SoC（提前量 ≥ 2 ms，确保能完成当前页编程 + 映射表回写）。

② 储能电容： 在 VCC / VDD2 上预留足够储能，典型 100 µF ~ 470 µF 低 ESR 电解或超级电容，保证检测后仍有 3~10 ms 供电。

③ 写保护时序： 检测到掉电后立即拉低 WP# （如果 WP# 已接入），防止擦除/编程被错误启动。

④ 顺序： 先停 DRAM 访问 → 完成 NAND 正在进行的 PROGRAM → 回写映射表 → 关 NAND。

**⑤ 软件兜底：**双份映射表 + 日志（journal）+ 上电自检恢复。

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# 掉电保持时间估算（VDD2 = 1.2 V 轨）
# 允许从 1.20 V 跌到 1.14 V（-5%），期间需完成 1 页编程 + 映射表回写
# 所需能量：E = 0.5 × C × (V1^2 - V2^2)
# 例：C = 220 µF，V1 = 1.20 V，V2 = 1.14 V
E = 0.5 × 220e-6 × (1.44 - 1.2996) = 1.544e-5 J  → 太小，应按恒流模型算：
t_hold = C × ΔV / I = 220e-6 × 0.06 V / 0.3 A = 44 µs   <- 远远不够！
# 结论：低压轨储能毫无意义，储能必须做在【系统主电源（如 3.7 V 电池或 5 V/12 V 输入）】上：
# 例：输入端 5 V，允许跌到 3.3 V（下游 BUCK 仍能工作），负载 1.5 W
t_hold = C × ΔV × V_avg / P = 470e-6 × 1.7 × 4.15 / 1.5 ≈ 2.2 ms
# 若需 10 ms：C ≈ 2200 µF（或用超级电容 0.1~0.22 F）
#
# 硬件设计要点：
#  · 储能电容放在【BUCK 输入端】而不是输出端
#  · 配合理想二极管 / 负载开关防止电流倒灌到前级
#  · 掉电检测中断必须接到 SoC 的【不可屏蔽或最高优先级】中断源

4 · 典型应用电路

NAND MCP 的 DRAM 代际 直接决定电源轨数量、总线结构、外围电阻与 Layout 公差，因此本节把电路拆成两套独立图纸 ：4.2 节为 NAND + LPDDR2 / LPDDR3 （x32 单通道、VDDQ 1.2 V、外部 VREF、外接 ZQ 240 Ω），4.3 节为 NAND + LPDDR4 / LPDDR4X （双通道 2×x16、VDDQ 1.1 V、VREF 与 ZQ 均内建）。两者的 NAND 侧完全相同，差异全部集中在 DRAM 侧与电源树。

先定 DRAM 代际，再画原理图

SoC 的 DRAM PHY 是 LPDDR2 / LPDDR3 就照 图 4-2 画；是 LPDDR4 / LPDDR4X 就照 图 4-3 画。两套不可混用 ：给 LPDDR4 器件加上 LPDDR2 的外部 VREF 分压和 240 Ω ZQ 电阻，属于多余且可能引入噪声 的设计；反之，LPDDR2/3 漏掉 VREF 与 ZQ 则根本无法完成初始化。

4.1 电源树与去耦

NAND MCP 电源树（典型 4 轨方案）系统输入3.7 V / 5 VPMIC / 电源树BUCK1 → VCCLDO2 → VCCQBUCK3 → VDD1BUCK4 → VDD2/VDDQLDO5 → VREF（可选 LDO6 → VPP）VCC 3.3 V（NAND Core）VCCQ 1.8 V（NAND I/O）VDD1 1.8 V（DRAM Core）VDD2/VDDQ 1.2 V（DRAM）0.1 µF×2 + 4.7 µF0.1 µF×2 + 1 µF0.1 µF×4 + 10 µF0.1 µF×4 + 10 µFNAND MCPXTX XT61M 系列VCC ← 电源球 ×NVCCQ ← 电源球 ×NVDD1 ← 电源球 ×NVDD2/VDDQ ← 球 ×N上电先后：VCC → VCCQ → VDD1 → VDD2 → VDDQ　（每步间隔 ≥ 0，严禁 I/O 轨先于 core 轨）注：每个电源轨的去耦电容必须放在 BGA 背面正下方投影区；总回路长度（电容→过孔→球）目标 < 60 mil，上限 120 mil。

图 4-1　NAND MCP 电源树与去耦电容配置（四轨典型方案；LPDDR4 需增加独立的 VDDQ 1.1 V 轨）

4.2 NAND + LPDDR2 / LPDDR3 应用电路（x32 单通道）

这是目前 出货量最大、设计门槛相对较低 的 MCP 形态：NAND die 走 ONFI / Toggle 异步或 NV-DDR2 同步接口，DRAM die 为 LPDDR2 或 LPDDR3，x32 单通道点对点 。电源为 4 轨 + 1 路 VREF ；DRAM 侧有独立 ODT 引脚 ，VREF 由外部电阻分压提供，ZQ 需外接 240 Ω ±1%。

NAND + LPDDR2 / LPDDR3 合封（x32 单通道 · VDDQ 1.2 V · 外部 VREF + 外接 ZQ）PMIC / 电源树BUCK1 → VCCLDO2 → VCCQBUCK3 → VDD1BUCK4 → VDD2分压 → VREFVCC 3.3 V（NAND Core）VCCQ 1.8 V（NAND I/O）VDD1 1.8 V（LPDDR2/3 Core）VDD2 / VDDQ 1.2 V（可同源）VREF 0.6 V = 0.5 × VDDQ（外部提供）0.1 µF×2 + 4.7 µF0.1 µF×2 + 1 µF0.1 µF×4 + 10 µF0.1 µF×4 + 10 µF0.1 µF + 10 nF上电先后：VCC → VCCQ → VDD1 → VDD2 → VDDQ（严禁 I/O 轨先于 core 轨）SoC / AP（内置 NAND 控制器 + LPDDR2/3 PHY）NAND 控制器ONFI 2.x/3.x · 硬件 ECCBCH / LDPC · 多 CEGPIO / 配置WP# · R/B# 中断输入时钟 PLL / DLLCK/CK# 差分时钟源LPDDR2/3 控制器 + PHYx32 单通道 · 点对点ZQ 校准 · ODT · 刷新· 坏块表 / FTL 由主机软件维护· ECC 能力 ≥ NAND 器件要求· 上电后必须完整跑初始化序列· 掉电检测中断接最高优先级· 驱动强度 / 摆率按负载配置· 外部 VREF 与 ZQ 不可省NAND MCPXTX XT61M 系列 · BGA-162 · 0.5 mmNAND die（Raw NAND）无控制器 · SLC / MLCONFI 2.x/3.x · x8 总线CE# ×4 · R/B# ×4需主机提供 ECC / 坏块管理SiP 内部：金线键合 / TSV 堆叠互连LPDDR2 / LPDDR3 diex32 单通道 · 点对点DQ $31:0$ · DQS/DQS# $3:0$ · DM $3:0$ CA $9:0$ · RAS# / CAS# / WE#CK/CK# · CKE · CS# · ODTZQ 与 VREF（LPDDR2/3 必需）240 Ω ±1%ZQVSSQ紧贴 ZQ 球VREF → MCPVDDQVSS分压：2 × 1 kΩ ±1%底部球阵：NAND 区 / DRAM 区 / 电源区（见图 1-1）DRAM 区集中在封装一侧，与 NAND 区严格分区A1 角标与 PCB 丝印一致；底部保留完整地平面NAND 总线（异步 SDR / 同步 NV-DDR2）Rs 22 Ω（可选）DQ $7:0$ · DQS · CE# $3:0$ · CLE · ALE · WE# · RE#WP# · R/B# $3:0$ 　同步模式 Rs 按仿真调整（0~33 Ω）DRAM 总线（x32 单通道点对点）Rs 0~22 Ω（可选）DQ $31:0$ · DQS $3:0$ /DQS# $3:0$ · DM $3:0$ CA $9:0$ · CK/CK# · CKE · CS# · ODT · 点对点非 Fly-by上拉 / 下拉（必须，不可省略）VCCQCE# $3:0$ / WP#　10 kΩ 上拉VCCQR/B# $3:0$ 　4.7 kΩ 上拉VSSCLE/ALE/WE#/RE#　10 kΩ 下拉设计要点：① 两套总线互不复用，分区布线，禁止交叉；② NAND 与 DRAM 之间保持 ≥ 3W 间距或用地线隔离；③ 串联电阻靠近驱动端（SoC 侧）；④ 上/下拉放 SoC 侧便于调试；⑤ RESET# 由 SoC GPIO 或复位芯片驱动，禁止上拉悬空；⑥ VREF 为 LPDDR2/3 外部输入，精度 ±1%，单独走线并两侧包地；⑦ ZQ 电阻紧贴 ZQ 球，走线 ≤ 200 mil，禁止省略。注：本图为原理性示意，未画出全部去耦电容与每一个电源/地球；实际设计请以目标型号 datasheet 的 ball map 与参考设计为准。

图 4-2　NAND + LPDDR2 / LPDDR3 应用电路（4 轨电源 + 外部 VREF、x32 单通道 DRAM 总线、外接 ZQ 240 Ω）

LPDDR2/3 配置的三条硬约束

① VREF 必须外部提供： 0.5 × VDDQ（VDDQ = 1.2 V 时为 0.6 V），精度 ±1%，由 1 kΩ + 1 kΩ 分压加 0.1 µF + 10 nF 滤波，或专用 VREF 缓冲器提供；不能用普通 LDO 直供 。

② ZQ 必须外接 240 Ω ±1% 到 VSSQ，紧贴器件、走线 ≤ 200 mil；缺了 ZQ，输出驱动强度与 ODT 阻值都不准，温度一变就掉数据 。

③ ODT 是独立物理引脚（LPDDR2/3 有专门的 ODT 球），原理图上要单独布线到 SoC，与 CKE / CS# 同组等长 ±25 mil。

4.3 NAND + LPDDR4 / LPDDR4X 应用电路（双通道 2×x16）

高性能形态：DRAM die 为 LPDDR4 / LPDDR4X，内部拆成两个完全独立的 x16 通道（ChA / ChB） ，每通道各有自己的 CK、CKE、CS# 与 CA 总线。电源升为 5 轨（另加可选 VPP 2.5 V） ；VREF 内建 靠 MR 训练、ZQ 内建 通常不外接电阻、ODT 走 CA 总线配置 而不再有独立引脚。代价是 0.4 mm pitch 强制 HDI、等长公差收紧到 ±5 mil、主控必须支持完整训练流程。

NAND + LPDDR4 / LPDDR4X 合封（双通道 2×x16 · VDDQ 1.1 V · VREF 与 ZQ 均内建）PMIC / 电源树BUCK1 → VCCLDO2 → VCCQBUCK3 → VDD1BUCK4 → VDD2BUCK5 → VDDQLDO6 → VPPVCC 3.3 V（NAND Core）VCCQ 1.8 V（NAND I/O）VDD1 1.8 V（LPDDR4 Core）VDD2 1.1 V（LPDDR4 阵列）VDDQ 1.1 V（LPDDR4 I/O，必须独立）VPP 2.5 V（字线升压，仅部分球位有）0.1 µF×2 + 4.7 µF0.1 µF×2 + 1 µF0.1 µF×4 + 10 µF0.1 µF×4 + 10 µF0.1 µF×6 + 10 µF0.1 µF + 1 µF上电先后：VCC → VCCQ → VDD1 → VDD2 → VDDQ → VPP（VDDQ 与 VDD2 同压但必须分开供电去耦）SoC / AP（内置 NAND 控制器 + LPDDR4/4X PHY）NAND 控制器ONFI 3.x/4.x · 硬件 ECCLDPC · 多 CE · NV-DDR3GPIO / 配置WP# · R/B# 中断输入时钟 PLL / DLLCK_t / CK_c 差分时钟LPDDR4/4X PHY2 通道 × x16 · 3733 MT/sCA / VREF / 2D 训练· 必须支持 VREF training· 必须支持 2D read training· 坏块表 / FTL 由主机软件维护· ECC 能力 ≥ NAND 器件要求· 掉电检测中断接最高优先级· 两通道网络不可互换NAND MCPNAND + LPDDR4 合封 · BGA-221/254NAND die（Raw NAND）无控制器 · MLC / TLCONFI 3.x/4.x · x8 总线CE# ×4 · R/B# ×4需主机提供 ECC / 坏块管理SiP 内部：金线键合 / TSV 堆叠互连LPDDR4 / LPDDR4X die双通道：ChA x16 + ChB x16DQ_A $15:0$ / DQ_B $15:0$ DQS_t/c ×2 per ch · DM / DBI#CA $5:0$ 复用 · CK_t/c · CS#_A/_B与 LPDDR2/3 的关键差异· ZQ：内建校准，通常无外接 240 Ω· VREF：内建，靠 MR 训练，无外部球· ODT：经 CA 总线配置，无独立引脚· VPP：2.5 V 字线升压，仅部分球位底部球阵：NAND 区 / DRAM 区 / 电源区（见图 1-1）DRAM 区含 ChA 与 ChB 两组，各自集中在一侧A1 角标与 PCB 丝印一致；底部保留完整地平面NAND 总线（同步 NV-DDR2 / NV-DDR3）Rs 22 Ω（可选）DQ $7:0$ · DQS · CE# $3:0$ · CLE · ALE · WE# · RE#WP# · R/B# $3:0$ 　同步模式 Rs 按仿真调整（0~33 Ω）DRAM 通道 A（x16，含独立 CK / CS# / CA）Rs 0~22 Ω（可选）DQ_A $15:0$ · DQS_A_t/c · DM_A / DBI_A#DRAM 通道 B（x16，与 A 完全对称）Rs 0~22 Ω（可选）DQ_B $15:0$ · DQS_B_t/c · DM_B / DBI_B#上拉 / 下拉（与 4.2 节完全相同）VCCQCE# $3:0$ / WP#　10 kΩ 上拉VCCQR/B# $3:0$ 　4.7 kΩ 上拉VSSCLE/ALE/WE#/RE#　10 kΩ 下拉设计要点：① ChA 与 ChB 各自独立等长，通道之间长度可不匹配；② 字节组内 ±5 mil，DQS 差分对内 ±2 mil；③ VDDQ 1.1 V 与 VDD2 1.1 V 虽同压，仍须分开供电、各自去耦；④ 严禁照搬 4.2 节的 VREF 分压与 ZQ 电阻；⑤ 0.4 mm pitch 强制 via-in-pad + HDI；⑥ 两通道网络名须带 _A / _B 后缀，原理图上禁止交叉换位。注：本图为原理性示意，未画出全部去耦电容与每一个电源/地球；实际设计请以目标型号 datasheet 的 ball map 与参考设计为准。

图 4-3　NAND + LPDDR4 / LPDDR4X 应用电路（5 轨电源 + 可选 VPP、双通道 2×x16 独立总线、VREF / ZQ 内建）

LPDDR4 配置最容易踩的三个坑

① 把 VDDQ 与 VDD2 并成一路： 两者同为 1.1 V，但 VDDQ 是 I/O 电源、VDD2 是阵列电源，必须分开走线、各自去耦 ；共用会得到一组在写入突发时塌陷的电源。

② 照搬 4.2 节的外部 VREF 与 240 Ω ZQ： LPDDR4 的 VREF 与 ZQ 校准均已内建，通常没有对应的外部球 ；硬加分压电阻等于把噪声灌进无用的网络，还白白吃掉 Layout 面积。

③ 把两个通道当成一个 x32 来等长： ChA 与 ChB 有各自独立的 CK / CA / CS#，通道内等长即可，通道间不等长完全没问题；强行把几十根线拉齐会浪费大量绕线空间并引入额外串扰。

XTX 料号现状

芯天下当前 MCP 产品为 NAND + LPDDR2 / LPDDR3 组合（XT61M 系列，BGA-162，1.7~1.9 V 单 I/O 电平），暂无 NAND + LPDDR4 合封的量产料号 。因此 图 4-2 可直接对应 XTX 现货物料 ，图 4-3 为通用工程参考，用于需要 LPDDR4 带宽时的方案设计与竞品替代评估；选用前请与芯天下确认最新 roadmap。

4.4 逐网络说明

4.4.1 NAND 侧网络（两配置完全相同）

网络	连接	串阻 / 上下拉	电平域	设计要点
VCC	PMIC BUCK → MCP VCC 球	---	3.3 V / 1.8 V	独立走线，宽度按 100 mA 设计（≥ 8 mil 表层 / 完整平面内层）
VCCQ	PMIC LDO → MCP VCCQ 球 + SoC NAND IO 域	---	1.8 V / 1.2 V	必须与 SoC NAND IO 同域；是所有 NAND 侧上拉电阻的参考电平
DQ $7:0$	SoC ↔ MCP	Rs 22 Ω（可选，靠近 SoC）	VCCQ	组内等长 ±25 mil（异步）/ ±10 mil（同步 DDR）
DQS / DQS#	SoC ↔ MCP	Rs 22 Ω（可选）	VCCQ	与 DQ 组等长；长度 ≥ 同组 DQ 平均长度
CE# $3:0$	SoC → MCP	上拉 10 kΩ → VCCQ	VCCQ	未使用的 CE# 也必须上拉；禁止悬空
CLE / ALE	SoC → MCP	下拉 10 kΩ → VSS	VCCQ	防止上电期间 SoC 引脚高阻导致误锁存
WE# / RE#	SoC → MCP	下拉 10 kΩ → VSS	VCCQ	空闲态保持高，下拉仅在复位期间起作用
WP#	SoC GPIO → MCP（可选）	上拉 10 kΩ → VCCQ	VCCQ	不使用时直接上拉；也可接 SoC 用于掉电保护
R/B# $3:0$	MCP → SoC GPIO（中断）	上拉 4.7 kΩ → VCCQ	VCCQ	开漏输出；多 die 建议独立接，支持 interleave
NC / DNU	---	---	---	严禁连接；PCB 可留焊盘但不得走线，不得打过孔

4.4.2 DRAM 侧网络（按 DRAM 代际分列）

网络	LPDDR2 / LPDDR3 配置（图 4-2）	LPDDR4 / LPDDR4X 配置（图 4-3）	设计要点
VDD1（core）	1.8 V ±5%，去耦 0.1 µF×4 + 10 µF	1.8 V ±5%，要求相同	去耦最密的一路，电容全部放在 BGA 背面投影区
VDD2（阵列）	1.2 V ±5%，可与 VDDQ 同源（datasheet 允许时）	1.1 V ±5%，必须与 VDDQ 分开	建议独立 LDO / BUCK，按 500 mA 瞬态设计
VDDQ（I/O）	1.2 V ±5%，可与 VDD2 同源	1.1 V ±5%，独立供电，0.1 µF×6 + 10 µF	与 SoC DRAM PHY 的 I/O 电源同域
VREF	外部提供 0.5 × VDDQ = 0.6 V，1 kΩ + 1 kΩ 分压 + 0.1 µF / 10 nF	内建，无外部球；由 bootloader 执行 VREF training	LPDDR2/3 侧：单独走线、两侧包地、精度 ±1%
VPP	通常无此球	2.5 V ±5%（仅部分器件球位存在）	若有必须独立供电，严禁与 VDD1 短接
ZQ	外接 240 Ω ±1% 到 VSSQ，走线 ≤ 200 mil	内建校准，通常无外接电阻（以 datasheet 为准）	缺 ZQ 会导致驱动强度与 ODT 阻值全偏
ODT	独立物理引脚，与 CKE / CS# 同组等长 ±25 mil	无独立引脚，通过 CA 总线 + MR 配置	LPDDR4 不要为 ODT 预留球位，避免误连
命令 / 地址	CA $9:0$ + RAS# / CAS# / WE#，与 CK 组等长 ±25 mil	CA $5:0$ 复用，每通道一套，需 CA training	LPDDR4 的 CA 总线速率同 DQ，训练不可跳过
时钟	CK / CK# 一组（x32 单通道）	CK_t/c_A 与 CK_t/c_B 两组，各服务一个通道	差分对内 ±2 mil；长度 > 同通道 DQS 组
片选	CS# 一个	CS#_A / CS#_B 各一个	与各自通道的 CK 组等长 ±25 mil
DQ / DQS / DM	DQ $31:0$ ，DQS $3:0$ / DQS# $3:0$ ，DM $3:0$ ，共 4 个字节组	DQ_A $15:0$ + DQ_B $15:0$ ，每通道 DQS_t/c ×2，DM 复用 DBI#	按字节组等长；LPDDR4 可开 DBI 降低同时翻转噪声
源端串阻	Rs 0~22 Ω（可选），靠近 SoC	Rs 0~22 Ω（可选），两通道对称放置	数据组串阻仅用于改善 SI，非必需；移除前需仿真
RESET#	SoC GPIO / 复位芯片 → MCP，下拉 10 kΩ	SoC GPIO / 复位芯片 → MCP，下拉 10 kΩ	关键严禁上拉悬空；上电后由软件释放

原理图阶段最容易漏的四件事

① R/B# 上拉 （漏掉 → 器件永远"忙"，第一条命令超时）；

② RESET# 下拉 （漏掉 → 上电时 RESET# 状态不确定，DRAM 初始化偶发失败）；

③ 未使用 CE# 上拉 （漏掉 → 悬空 CE# 被噪声误选中，总线冲突、数据损坏）；

④ LPDDR2/3 的 VREF 与 ZQ（漏掉 → DRAM 侧根本起不来；注意 LPDDR4 反过来不能加）。

4.5 NAND + LPDDR2/3 与 NAND + LPDDR4/4X 关键差异速查

对比项	NAND + LPDDR2 / LPDDR3（图 4-2）	NAND + LPDDR4 / LPDDR4X（图 4-3）
DRAM 结构	x32 单通道，一组 CK / CA / CS#	双通道 2 × x16，两套 CK / CA / CS# 独立
数据速率	LPDDR2-1066 / LPDDR3-1866	LPDDR4-3200 ~ 4266（LPDDR4X 同速低压）
DRAM 峰值带宽	4.3 ~ 7.5 GB/s	12.8 ~ 17.0 GB/s
电源轨数	4 轨 + 外部 VREF（共 5 路网络）	5 轨 + 可选 VPP（VREF 内建，不占网络）
VDD2 / VDDQ	1.2 V / 1.2 V，可同源	1.1 V / 1.1 V，必须分开供电去耦
VREF	外部 0.6 V，1 kΩ + 1 kΩ 分压，精度 ±1%	内建，MR 训练；无外部球
ZQ	外接 240 Ω ±1%	内建，通常无外接电阻
ODT	独立物理引脚	CA 总线 + MR 配置，无独立引脚
命令 / 地址	CA $9:0$ + RAS# / CAS# / WE#	CA $5:0$ 复用 ×2 通道
典型封装	BGA-136 / 162 / 169，pitch 0.5 mm	BGA-221 / 254，pitch 0.4 mm
PCB 工艺	狗骨式通孔可完成（0.5 mm 机械钻可量产）	HDI 强制：via-in-pad + 盲孔 + 激光孔
字节组等长公差	±10 ~ 25 mil	±5 mil（DQS 差分对内 ±2 mil）
主控训练要求	ZQ 校准 + 基础 read / write leveling	CA training + VREF training + 2D read training 缺一不可
设计门槛	中高	最高
典型应用	功能机、IoT 网关、智能穿戴、车载 T-Box、入门平板	中端手机、AIoT 盒子、车载 IVI、需要大带宽的视觉方案
XTX 对应料号	有 `XT61M4G8D2TA-B8BEA`（4 Gb+2 Gb，MP）、`XT61M2G8D2TA-B8BEA`、`XT61M2G8C2TM-B8BEA`、`XT61M1G8C2TM-B8BEA`	暂无需按竞品方案设计，或改用 eMCP / 分立式 NAND + LPDDR4

什么时候该从 LPDDR2/3 升级到 LPDDR4

取决于 SoC 的 DRAM PHY 代际 ，而不是容量需求：SoC 只出 LPDDR2/3 PHY，就只能用图 4-2 的配置；SoC 是 LPDDR4/4X PHY，图 4-3 才是顺理成章的选择。

若只是"内存不够用"而 SoC 仍是 LPDDR2/3，正确做法是 换更大容量的 LPDDR2/3 器件 （如 4 Gb+2 Gb 升到 8 Gb+4 Gb），而不是硬上 LPDDR4。

反过来，若已选定 LPDDR4 平台却不想承受 HDI 与 2D 训练的风险 ，可以评估 eMCP（eMMC 侧控制器内置，主机只需 eMMC 主机 + LPDDR4 控制器，且引脚比 NAND MCP 少 20~30 个，见 5.4 节）。

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......（篇幅原因, 还有10章· 详见芯参谋→方案设计）

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