Matlab Simulink HDL Coder 时钟束信号生成

Simulink HDL Coder时钟束信号生成

MATLAB代码与时钟关系
Simulink模型与时钟关系

时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。

MATLAB代码与时钟关系

如果在MATLAB中使用持久变量，HDL Coder生成时钟束信号。持久变量是MATLAB函数中的局部变量，它在调用函数之间在内存中保留其值。对于代码生成，如果持久变量为空，则函数必须初始化该变量。

参考下列这个使用持久变量n的MATLAB代码：

matlab 复制代码

function y = persist_fcn(u)
    persistent n
        
    if isempty(n)
        n = 1;
    end
    
    y = n;
    n = n + u; 
end

当您生成代码时，HDL Coder创建时钟、复位和时钟使能信号。这些信号在HDL代码中被命名为clk、reset和clk_enable。

这段代码显示了为模型生成的Verilog代码。为了匹配MATLAB持久变量的行为，HDL代码使用了一个always块。在时钟信号的正端，当复位为低，使能信号为高时，延迟1ns后赋值tmp给变量n。

matlab 复制代码

`timescale 1 ns / 1 ns
module persist_fcn_fixpt
          (clk, reset, clk_enable,
           u, ce_out, y);
  input   clk, reset, clk_enable;
  input   u;  // ufix1
  output  ce_out;
  output  y;  // ufix1
..
assign enb = clk_enable;
assign p4tmp_1 = {1'b0, u};
assign tmp = n + p4tmp_1;
always @(posedge clk or posedge reset)
    begin : n_reg_process
      if (reset == 1'b1) begin
        n <= 2'b01;
      end
      else begin
        if (enb) begin
          n <= tmp;
        end
      end
    end
    assign y = n[0];
    assign ce_out = clk_enable;
endmodule  // persist_fcn_fixpt

Simulink模型与时钟关系

要在Simulink中对顺序元素建模并生成时钟束信号，您可以在MATLAB函数块或MATLAB系统块中使用各种类型的延迟块、状态流图或持久变量。代码生成器将您在模型上指定的示例时间映射到HDL设计中的时钟周期。默认情况下，模型是单速率的，这意味着Simulink中的一个采样时间单位映射到HDL代码中的一个时钟周期。

例如，参考这个模型，它在两个单位采样时间后输出输入的unary_minus。

输入以int32作为输出数据类型。

当您生成代码时，HDL Coder创建时钟、复位和时钟使能信号。这些信号在HDL代码中被命名为clk、reset和clk_enable。

这段代码显示了为模型生成的Verilog代码。为了匹配Simulink延迟块行为，HDL代码为每个延迟块使用一个always块。在时钟信号的正边，当复位低，使能信号高时，经过一个单位延时后将输入传递到输出。在计算unary_minus之前，块总是将输入延迟1ns。另一个块总是计算1ns后的unary_minus。

matlab 复制代码

`timescale 1 ns / 1 ns
module unary_minus
          (clk, reset, clk_enable,
           In1, ce_out, Out1);
  input   clk, reset, clk_enable;
  input   signed [31:0] In1;  // int32
  output  ce_out;
  output  signed [31:0] Out1;  // int32
 ...
  assign enb = clk_enable;
  always @(posedge clk or posedge reset)
    begin : Delay_process
      if (reset == 1'b1) begin
        Delay_out1 <= 32'sb0;
      end
      else begin
        if (enb) begin
          Delay_out1 <= In1;
        end
      end
 ...
  always @(posedge clk or posedge reset)
    begin : Delay2_process
       if (reset == 1'b1) begin
        Delay2_out1 <= 32'sb0;
      end
      else begin
        if (enb) begin
          Delay2_out1 <= Unary_Minus_out1;
        end
      end
    end 
 ...
endmodule  // unary_minus

如果您在模型中使用不同的采样时间或启用速度和面积优化，则模型将变为多速率系统模型。

参考文档：Matlab Simulink HDL Coder官方使用文档说明